JP3084953B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置に関し、
特に演算処理時間の短縮化を図って処理高速化可能な情
報処理装置に関するものである。

【０００２】

【従来の技術】一般の情報処理装置では、データ読み出
し命令、乗除算命令等の演算命令はその演算結果が利用
可能になるまでに、他の加算命令等に較べてより長い時
間が必要である。このため、命令の実行順序を入れ替え
て、より時間のかかる命令を先行実行することによっ
て、演算命令処理の高速化が図られている。即ち、より
処理時間のかかる命令の演算結果が利用可能になるまで
に、他の実行可能な演算を実行することで、処理時間の
かかる命令の演算結果のデータが利用可能となるまでの
待ち時間を有効に利用し、情報処理装置の処理高速化を
実現している。しかし、従来の情報処理装置において
は、命令の実行順番を入れ換えた場合、データ読み出し
命令、除算命令等の不正アドレス例外、または演算例外
処理を起動する可能性のある命令を、分岐命令を飛び越
して実行すると、分岐によってそれらの命令が実際に実
行されない場合には生じなかった、不正アドレス例外処
理、演算例外処理が起動される可能性がある。このた
め、これらの命令は、分岐命令を飛び越して実行される
ことのないように、命令の実行順番の入れ換えが行われ
ている。

【０００３】具体的な従来例について説明する。図４
（ａ）に示す命令列を、命令実行順番の変更を行って処
理を高速化することを考える。図４（ａ）及び図５に示
すように、分岐命令blt Ra,Rn,label （図５のステップ
５１）は遅延分岐命令とする。即ち、この分岐命令（ス
テップ５１）の次の一命令はこの分岐命令で分岐が生じ
たか否にかかわらず実行される。また、データ読み出し
命令lw Ra,offset0(Rb)（図５のステップ５０）と、デ
ータ読み出し命令lw Rd,offset1(Ra) （図５のステップ
５２）とは、演算結果が実行可能になるまでに１ステッ
プ分の処理時間が必要であるとする。即ち、このデータ
読み出し命令直後の命令においては、その読み出し結果
を参照することができない。

【０００４】図４（ｂ）及び図６に従来の情報処理装置
における実現可能な命令順番の変更結果を示す。この図
４（ｂ）における加算命令add Rk,Rl,Rj（図６のステッ
プ６２）は例外処理を起こさない命令なので、分岐命令
の分岐先（label 番地で与えられる分岐先）でレジスタ
Rkの値が参照されていない場合等では、この加算命令を
分岐命令より先に実行することが可能である。この命令
順番の変更によって、処理ステップ数が１ステップ減
り、高速化が図られる。

【０００５】

【発明が解決しようとする課題】上述した従来の情報処
理装置では、命令の実行順番を変更して処理の高速化を
図る場合に、データ読み出し命令、除算命令等の例外処
理を起こす可能性のある命令は、分岐命令を追い越して
実行されることはない。しかし、これらの命令は、一般
にその演算結果が利用可能となるまでの所要時間が長い
命令であるため、それ以降の命令の演算結果が利用可能
となるまで待たされることになり、実現できる高速化に
も限界があった。例えば、図４（ｂ）のデータ読み出し
命令lw Rd,offset1(Ra) （図６のステップ６３）を、分
岐命令blt Ra,Rn,label （図６のステップ６１）より先
に実行すると不正アドレス例外が発生し、制御装置の処
理そのものを停止してしまう可能性があるため、このス
テップ６１による分岐命令を追い越してステップ６３を
先に実行することができない。

【０００６】本発明の目的は、このような従来の問題点
を除去して、データ読み出し命令、除算命令等の例外処
理を起動する可能性のある命令を分岐命令に先行して実
行可能とし、命令実行順番を変更することで処理の高速
化を実現する情報処理装置を提供する。

【０００７】

【課題を解決するための手段】上記課題を解決するため
本発明は、メモリからのデータ読み出し時に、与えられ
たアドレスが不正である場合に、アドレスが不正である
ことによる例外処理を行うデータ読み出し命令と、アド
レスが不正であることによる例外処理を行わないデータ
読み出し命令とを含む情報処理装置であって、演算を行
う演算器と、データ読み出し時に与えられるアドレスが
不正である場合に、不正アドレス信号を出力するキャッ
シュメモリ装置と、前記キャッシュメモリ装置より出力
された不正アドレス信号を格納するフィールドを各レジ
スタに有する共に、前記演算器による演算結果及び前記
キャッシュメモリ装置から読み出される値を格納するレ
ジスタファイルと、前記キャッシュメモリ装置から出力
された不正アドレス信号を、命令のデコード結果に応じ
て前記レジスタファイルの対応する前記フィールドに格
納し、そして前記レジスタファイルの前記フィールドに
不正アドレス信号が格納されているレジスタの値を読み
出す場合に、命令のデコード結果に応じて例外処理を行
う制御装置と、を備えることを特徴とする。

【０００８】また、上記課題を解決するため本発明は、
除算において演算例外が生じた場合に、この演算例外に
よる例外処理を行わない除算命令と、演算例外による例
外処理を行う除算命令とを含む情報処理装置であって、
除算において演算例外が発生した場合に演算例外信号を
出力する演算器と、データを格納するキャッシュメモリ
装置と、前記演算例外信号を格納するためのフィールド
を各レジスタに有する共に、前記演算器の演算結果及び
前記キャッシュメモリ装置より読み出される値を格納す
るレジスタファイルと、前記演算器から出力される演算
例外信号を、命令のデコード結果に応じて前記レジスタ
ファイルの前記フィールドに格納し、そして前記レジス
タファイルの前記フィールドに演算例外信号が格納され
ている前記レジスタから値を読み出す場合に、命令のデ
コード結果に応じて例外処理を行う制御装置と、を備え
ることを特徴とする。

【０００９】

【００１０】

【００１１】

【００１２】

【００１３】

【作用】ゆえに、本発明の構成は、図１に示すように制
御装置１０、レジスタファイル２０、演算器３０及びキ
ャッシュメモリ装置４０からなり、本発明の命令を用い
て命令実行順番を変更したプログラム及びフローチャー
トは図２（ｂ）及び図３である。この図２（ｂ）及び図
３における、データ読み出し命令lw' Rd,offset1(Ra)
（図３のステップ７２）は、不正アドレス例外が起きて
も不正アドレス例外処理を制御装置１０に起動させない
データ読み出し命令である。従って、分岐命令であるス
テップ７３より先行して実行することが可能となり、例
外処理を起こす可能性を持つ演算命令を分岐命令より先
に実行して処理時間を短縮することが可能である。

【００１４】しかし、プログラム自体にプログラムミス
があり、データ読み出し命令のステップ７２に与えられ
たアドレスRa+offset1が不正である場合には、このよう
な命令実行順番の変更により不正アドレス例外を発生し
ないデータ読み出し命令を用いることによって、不正ア
ドレス例外が発生しなくなってまう。これに対して、各
レジスタに例外が発生したという情報を保持するフィー
ルドを設け、そこに不正アドレス信号を保持することに
よって、正しく例外処理を行うことができる。即ち、デ
ータ読み出し命令lw' Rd,offset1(R) の実行において不
正アドレス信号が発生すると、レジスタRdの不正アドレ
ス信号を保持するフィールドに、不正アドレス信号が生
じたことが記録される。ついで、加算命令add Rv,Rd,Rk
であるステップ７５において、レジスタRdの値が読み出
される時に、レジスタRdの不正アドレス信号を保持する
フィールドも同時に読み出され、そこに不正アドレス信
号が保持されているために例外処理が起動される。

【００１５】除算においても、同様の機構を用いること
によって、分岐命令より先行して実行することが可能と
なる。

【００１６】

【実施例】次に、本発明の情報処理装置について以下説
明する。

【００１７】図１に本発明の一実施例である情報処理装
置の構成図を示す。この図１において、レジスタファイ
ル２０、演算器３０及びキャッシュメモリ装置４０を制
御する制御装置１０があり、演算例外信号格納フィール
ド２１は、レジスタファイル２０の各レジスタの値が演
算例外が発生していることを示す、演算例外信号値を保
持するものである。不正アドレス信号格納フィールド２
２は、各レジスタの値が不正アドレスを発生したことを
示す、不正アドレス信号値を保持するものである。

【００１８】以上の構成において以下各処理動作につい
て説明する。通常のデータ読み出し命令は以下のように
処理される。制御装置１０において、プログラムのデー
タ読み出し命令がデコードされ、そのデコード結果に応
じて、レジスタファイル２０からレジスタ内保持値が読
み出され、レジスタファイル２０から読み出されたレジ
スタの値及び制御装置１０から与えられた値によって計
算されるアドレスのデータがキャッシュメモリ装置４０
から読み出され、レジスタファイル２０に書き戻され
る。またこのとき、不正アドレス例外が発生した場合、
信号線４０２によって不正アドレス信号が制御装置１０
に送られ、制御装置１０において例外処理が起動され
る。

【００１９】また、通常の演算命令は以下のように処理
される。制御装置１０によってプログラムの演算命令が
デコードされ、そのデコード結果に応じて、レジスタフ
ァイル２０からレジスタの値が読み出され、制御装置１
０が制御する演算器３０において演算が行われる。そし
て、その演算器３０の演算結果がレジスタファイル２０
に書き戻される。このような通常の演算命令において、
演算例外が発生した場合、信号線３０１によって、演算
器３０から制御装置１０に演算例外信号が送られ、制御
装置１０において例外処理が起動される。

【００２０】図２（ｂ）における不正アドレス例外処理
を起動させないデータ読み出し命令は以下のように実行
される。制御装置１０において命令がデコーダされ、そ
の結果に応じて、レジスタファイル２０からレジスタの
値が読み出され、レジスタファイル２０から読み出され
たレジスタの値及び制御装置１０から与えられた値によ
って計算されるアドレスのデータがキャッシュメモリ装
置４０から読み出され、レジスタファイル２０に書き戻
される。ここで、不正アドレス例外が発生した場合に
は、信号線４０２によって不正アドレス信号が不正アド
レス信号格納フィールド２２に送られ、データを格納し
たレジスタに対応するフィールド２２の位置に不正アド
レス信号が格納される。この不正アドレス信号は、制御
装置１０にも送られるが、現在実行中のデータ読み出し
命令が不正アドレス例外処理を起動しない命令であるの
で、この不正アドレス信号は抑制される。以降、レジス
タファイル２０からデータを読み出す場合には、同時に
指定されたレジスタ番号に対応する不正アドレス信号格
納フィールド２２の値も読み出され、制御装置１０に送
られ例外処理が必要に応じて起動される。

【００２１】図１において、演算例外処理を起動しない
除算命令を実行した場合には、以下のような処理がなさ
れる。制御装置１０によって命令がデコーダされ、その
結果に応じて、制御装置１０で制御されるレジスタファ
イル２０からレジスタの値が読み出され、さらに制御装
置１０が制御する演算器３０において演算が行われる。
ついで、その演算結果がレジスタファイル２０に書き戻
される。演算命令において、演算例外が発生した場合に
は、信号線３０１によって、演算器３０より演算例外信
号格納フィールド２１に演算例外信号が送られ、データ
を格納するレジスタに対応するフィールド２１内位置に
その信号情報が格納される。演算例外信号は、制御装置
１０にも遅れられるが、現在実行中の命令が演算例外処
理を起動しない命令であるので、この信号は抑制され
る。以降、レジスタファイル２０からデータを読み出す
場合には、指定されたレジスタ番号に対応する演算例外
信号格納フィールド２１の値も同時に読み出されて制御
装置１０に送られる。そして制御装置１０において、必
要に応じて例外処理が起動される。

【００２２】図２，３を用いて具体例について説明す
る。図２（ａ）は従来例で説明したのと同じ命令列であ
る。

【００２３】本発明の命令を用いて命令実行順番を変更
したプログラム及びフローチャートを図２（ｂ）及び図
３に示す。この図２（ｂ）及び図３は、データ読み出し
命令lw' Rd,offset1(Ra)（図３のステップ７２）は、不
正アドレス例外が起きても不正アドレス例外処理を起動
させないデータ読み出し命令である。従って、図２
（ｂ）のように、分岐命令であるステップ７３より先行
して実行することが可能となり、図４（ｂ）の従来例に
較べて、さらに２ステップ処理時間を短縮することがで
きる。

【００２４】このように、例外処理を起こす可能性を持
つ演算命令を分岐命令より先に実行して処理時間を短縮
することが可能である。しかし、プログラム自体にプロ
グラムミスがあり、データ読み出し命令のステップ７２
に与えられたアドレスRa+offset1が不正である場合に
は、このような命令実行順番の変更により不正アドレス
例外を発生しないデータ読み出し命令を用いることによ
って、不正アドレス例外が発生しなくなってまう。これ
に対して、各レジスタに例外が発生したという情報を保
持するフィールド２２を設け、そこに不正アドレス信号
を保持することによって、正しく例外処理を行うことが
できる。即ち、図２（ｂ）及び図３においては、データ
読み出し命令lw' Rd,offset1(R) の実行において不正ア
ドレス信号が発生すると、レジスタRdの不正アドレス信
号を保持するフィールド２２に、不正アドレス信号が生
じたことが記録される。ついで、加算命令add Rv,Rd,Rk
（図３のステップ７５）において、レジスタRdの値が読
み出される時に、レジスタRdの不正アドレス信号を保持
するフィールド２２も同時に読み出され、そこに不正ア
ドレス信号が保持されているため、制御装置１０で例外
処理が起動される。

【００２５】除算においても、同様の機構を用いること
によって、分岐命令より先行して実行することが可能と
なる。

【００２６】以上本発明の一実施例について述べたが本
発明はこの実施例にのみ限定されるものではなく、演算
例外信号格納フィールド、不正アドレス信号格納フィー
ルドの格納方式、演算器３０の構成および個数等が異な
っていても基本的実施方法は変わらない。

【００２７】

【発明の効果】以上本発明によれば、データ読み出し命
令、除算命令等の例外処理を引き起こす可能性のある命
令を分岐命令を飛び越して実行することが可能となるた
め、命令実行順番の変更により、より中央処理演算装置
の処理速度を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に関するものであり、その機
能構成ブロック図である。

【図２】本発明を適用した結果のプログラム例である。

【図３】図２（ｂ）のフローチャート図である。

【図４】従来例を用いた結果のプログラム例である。

【図５】図４（ａ）のフローチャート図である。

【図６】図４（ｂ）のフローチャート図である。

【符号の説明】

１０ 制御装置１０ ２０ レジスタファイル２０ ３０ 演算器３０ ４０ キャッシュメモリ装置４０

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】メモリからのデータ読み出し時に、与えら
   れたアドレスが不正である場合に、アドレスが不正であ
   ることによる例外処理を行うデータ読み出し命令と、ア
   ドレスが不正であることによる例外処理を行わないデー
   タ読み出し命令とを含む情報処理装置であって、 演算を行う演算器と、 データ読み出し時に与えられるアドレスが不正である場
   合に、不正アドレス信号を出力するキャッシュメモリ装
   置と、 前記キャッシュメモリ装置より出力された不正アドレス
   信号を格納するフィールドを各レジスタに有する共に、
   前記演算器による演算結果及び前記キャッシュメモリ装
   置から読み出される値を格納するレジスタファイルと、 前記キャッシュメモリ装置から出力された不正アドレス
   信号を、命令のデコード結果に応じて前記レジスタファ
   イルの対応する前記フィールドに格納し、そして前記レ
   ジスタファイルの前記フィールドに不正アドレス信号が
   格納されているレジスタの値を読み出す場合に、命令の
   デコード結果に応じて例外処理を行う制御装置と、 を備えることを特徴とする情報処理装置。
2. 【請求項２】除算において演算例外が生じた場合に、こ
   の演算例外による例外処理を行わない除算命令と、演算
   例外による例外処理を行う除算命令とを含む情報処理装
   置であって、 除算において演算例外が発生した場合に演算例外信号を
   出力する演算器と、 データを格納するキャッシュメモリ装置と、 前記演算例外信号を格納するためのフィールドを各レジ
   スタに有する共に、前記演算器の演算結果及び前記キャ
   ッシュメモリ装置より読み出される値を格納するレジス
   タファイルと、 前記演算器から出力される演算例外信号を、命令のデコ
   ード結果に応じて前記レジスタファイルの前記フィール
   ドに格納し、そして前記レジスタファイルの前記フィー
   ルドに演算例外信号が格納されている前記レジスタから
   値を読み出す場合に、命令のデコード結果に応じて例外
   処理を行う制御装置と、 を備えることを特徴とする情報処理装置。