JPS6341932A - 分岐命令処理装置 - Google Patents
分岐命令処理装置Info
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- JPS6341932A JPS6341932A JP61186429A JP18642986A JPS6341932A JP S6341932 A JPS6341932 A JP S6341932A JP 61186429 A JP61186429 A JP 61186429A JP 18642986 A JP18642986 A JP 18642986A JP S6341932 A JPS6341932 A JP S6341932A
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- 238000001514 detection method Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008451 emotion Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 230000014616 translation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3846—Speculative instruction execution using static prediction, e.g. branch taken strategy
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はプログラムのループを制御するための計数分岐
命令を実行する分岐命令処理装置に関する。
命令を実行する分岐命令処理装置に関する。
従来の技術
科学技術計算などのプログラムでは、例えば、ＦＯＲＴ
ＲＡＮプログラムのＤｏルーズのように同一処理規定回
数だけ繰返すようｉ場合が非常に多い。
ＲＡＮプログラムのＤｏルーズのように同一処理規定回
数だけ繰返すようｉ場合が非常に多い。
このような場合によく使われる分岐命令として計数分岐
命令（以下ＢＣＴ命令と称す）がある。
命令（以下ＢＣＴ命令と称す）がある。
ＢＣＴ命令では、指定されたレジスタの内容が読出され
、”Ｉｌｌだけ減算されて再び元のレジスタに格納され
る。さらに、減算の結果が１０１となった場合には分岐
不成立、′Ｏ１以外の場合には分岐成立とみなされる。
、”Ｉｌｌだけ減算されて再び元のレジスタに格納され
る。さらに、減算の結果が１０１となった場合には分岐
不成立、′Ｏ１以外の場合には分岐成立とみなされる。
このＢＣＴ命令はループされる命令群の最後に置かれ、
分岐先はその命令群の先頭の命令のアドレスとされる。
分岐先はその命令群の先頭の命令のアドレスとされる。
指定レジスタにループ回数がロードされ文あと、この命
令の先頭の命令から実行が開始され、この命令群は指定
回数だｌＬｆ実行される。
令の先頭の命令から実行が開始され、この命令群は指定
回数だｌＬｆ実行される。
従来、このＢ ＣＴ 歯合を実行するには、（１）指定
されたレジスタからｌｌｔ″を減算するステップ （２）減算結果をもとにして、分岐の成立または不取立
を判定するステップ の２つの処理ステップをシリアルに実行する必要がある
。
されたレジスタからｌｌｔ″を減算するステップ （２）減算結果をもとにして、分岐の成立または不取立
を判定するステップ の２つの処理ステップをシリアルに実行する必要がある
。
発明が解決しようとする問題点
従来の分岐命令処理装置は、この２つの処理を並行して
実行することができなかったため、（１）の減算処理が
不要な分岐命令に比較してＢＣＴ命令の実行時間が長く
なるという欠点があった。
実行することができなかったため、（１）の減算処理が
不要な分岐命令に比較してＢＣＴ命令の実行時間が長く
なるという欠点があった。
この欠点を解決するために、１９７５年６月２４日 日
立製作所から出願され１９７９年７月２３日に公告され
た特公昭５４−２０３８５号公報に示される技術が提案
されている。この公報記載の技術によれば、上記ループ
回数を格納するレジスタ３に対応してその内容が‘１’
であるか否かの表示を行なう表示レジスタ８が設けられ
る。上記レジスタへのデータの古き込み時に書き込みデ
ータが１１ ”であることを検出して上記表示レジスタ
８がセットされる。ＢＣＴ命令の実行に先立って上記表
示レジスタ８の内容が読み出され、その内容によって分
岐の成立・不成立の判定が行われている。
立製作所から出願され１９７９年７月２３日に公告され
た特公昭５４−２０３８５号公報に示される技術が提案
されている。この公報記載の技術によれば、上記ループ
回数を格納するレジスタ３に対応してその内容が‘１’
であるか否かの表示を行なう表示レジスタ８が設けられ
る。上記レジスタへのデータの古き込み時に書き込みデ
ータが１１ ”であることを検出して上記表示レジスタ
８がセットされる。ＢＣＴ命令の実行に先立って上記表
示レジスタ８の内容が読み出され、その内容によって分
岐の成立・不成立の判定が行われている。
この技術ではＢＣＴ命令の実行開始時に、上記表示レジ
スタの内容により直ちに分岐の成立・不成立を判定する
ことが可能なため、ＢＣＴ命令の実行時間が高速になる
。しかし、たとえば、ループ回数を格納するレジスタが
１６個の汎用レジスタである場合にはそれらに対応して
１６個の表示レジスタを設ける必要があり、ハードウェ
ア量の増加を招くという欠点がある。
スタの内容により直ちに分岐の成立・不成立を判定する
ことが可能なため、ＢＣＴ命令の実行時間が高速になる
。しかし、たとえば、ループ回数を格納するレジスタが
１６個の汎用レジスタである場合にはそれらに対応して
１６個の表示レジスタを設ける必要があり、ハードウェ
ア量の増加を招くという欠点がある。
本発明の目的は上記の点に鑑み、ＢＣＴ命令を高速で実
行できる分岐命令処理装會？提供すること（である。
行できる分岐命令処理装會？提供すること（である。
問題点を解決するための手段
本発明の分岐命令処理装置は、プログラムのループ制御
を行うための計数分岐命令を実行する分岐命令処理装置
において、前記計数分岐命令のルーフ回数を格納する格
納手段と、この格納手段の出力から‘１’を減算する減
算手段と、この減算手段の出力を前記格納手段に書き込
むための制御平段と、前記格納手段の出力に接続され前
記格納手段の内容が‘１’であること全検出する検出手
段と、この検出手段の出力により分岐成立ま次は不成立
を判定する分岐判定手段とを有する。
を行うための計数分岐命令を実行する分岐命令処理装置
において、前記計数分岐命令のルーフ回数を格納する格
納手段と、この格納手段の出力から‘１’を減算する減
算手段と、この減算手段の出力を前記格納手段に書き込
むための制御平段と、前記格納手段の出力に接続され前
記格納手段の内容が‘１’であること全検出する検出手
段と、この検出手段の出力により分岐成立ま次は不成立
を判定する分岐判定手段とを有する。
実施例
次に本発明の一実施例を図面を参照しながら詳細に説明
する。
する。
第１図を参照すると、本発明の一実施例は、プログラム
やデータを格納するためのメインメモリユニットｌ、こ
のメインメモリユニット１をアクセスするためのメモリ
アクセスユニット２．前記メインメモリユニット１から
前記メモリアクセスユニット２全介して与えられる命令
を解読しオペラランドの読出動作等全前記メモリアクセ
スユニ。
やデータを格納するためのメインメモリユニットｌ、こ
のメインメモリユニット１をアクセスするためのメモリ
アクセスユニット２．前記メインメモリユニット１から
前記メモリアクセスユニット２全介して与えられる命令
を解読しオペラランドの読出動作等全前記メモリアクセ
スユニ。
ト２に指示する先行制御ユニット３．前記メモリアクセ
スユニットからのオペランド読出指示に応答して前記メ
インメモリ１から読出されたオペランドをメモリアクセ
スユニット２を介して入力し、格納するオペランドバッ
ファ４，１６個の汎用レジスタを含むレジスタファイル
で構成され命令のオペランドや演算結果を格納する汎用
レジスタ群５、これらオペランドバッファ４および汎用
レジスタ群５のどちらか一方からのオペランドマ念は演
算結果を選択するセレクタ６、前記オペランドバッファ
４．前記汎用レジスタ群５および定数発生回路８のうち
の一つからのオペランド、演算結果または定数を選択す
るセックタフ、前記セレクタ６からの選択結果を格納す
るオペランドレジスタ９．前記セレクタ７からの選択結
果を格納するオペランドレジスタ１０．これらオペラン
ドレジスタ９および１０からの値に基づいて指定され１
演：Ｊ１．を施す演算論理ユニット（ＡＬＵ）１１．こ
のＡＬＵＩＩからの演算結果を格納するりゲルトレジス
タ１２．前記汎用レシタ群群５の中の選択された１つの
汎用レジスタの内容がｌ１ｌ（２進数”ＯＯ・・・０１
”）であることを検出するための検出回路１３．この検
出回ｊ！ｆ！１３での”１”の検出に応答してセットさ
れるフリップフロップ１４゜前記先行制御ユニット３か
らの分岐命令用制御情幸に丁：格（＋、するレジスタ２
２．このレジスタ２２から信号線１０７を介して与えら
れる命令タイプおよび信号１１０８を介して与えられる
分岐タイミング信号に応答して、特に分岐タイプがＢＣ
Ｔ命令を示す場合、フリップフロップ１４からの値が１
１″であれば分岐不成立と判定し、値が１０″であれば
分岐成立と判定する分岐判定回路１５゜この分岐判定回
路１５からの分岐成立判定に応答してセットされるアリ
ツブフロップ１６．前記先行制御ユニットが分岐成立を
予測した場合に送らｎてくる分岐先命令のアドレスを格
納するレジスタ１７および１８．現在実行中の命令のア
ドレスを保持する命令アドレスレジスタ２０．この命令
アドレスレジスタ２０の内容に”１１′を加算する加算
回路２１．および前記フリップフロップの出力に応答し
てレジスタ１８の内容と加算回路２１からの情報−と選
択するセレクタ１９から構成されている。
スユニットからのオペランド読出指示に応答して前記メ
インメモリ１から読出されたオペランドをメモリアクセ
スユニット２を介して入力し、格納するオペランドバッ
ファ４，１６個の汎用レジスタを含むレジスタファイル
で構成され命令のオペランドや演算結果を格納する汎用
レジスタ群５、これらオペランドバッファ４および汎用
レジスタ群５のどちらか一方からのオペランドマ念は演
算結果を選択するセレクタ６、前記オペランドバッファ
４．前記汎用レジスタ群５および定数発生回路８のうち
の一つからのオペランド、演算結果または定数を選択す
るセックタフ、前記セレクタ６からの選択結果を格納す
るオペランドレジスタ９．前記セレクタ７からの選択結
果を格納するオペランドレジスタ１０．これらオペラン
ドレジスタ９および１０からの値に基づいて指定され１
演：Ｊ１．を施す演算論理ユニット（ＡＬＵ）１１．こ
のＡＬＵＩＩからの演算結果を格納するりゲルトレジス
タ１２．前記汎用レシタ群群５の中の選択された１つの
汎用レジスタの内容がｌ１ｌ（２進数”ＯＯ・・・０１
”）であることを検出するための検出回路１３．この検
出回ｊ！ｆ！１３での”１”の検出に応答してセットさ
れるフリップフロップ１４゜前記先行制御ユニット３か
らの分岐命令用制御情幸に丁：格（＋、するレジスタ２
２．このレジスタ２２から信号線１０７を介して与えら
れる命令タイプおよび信号１１０８を介して与えられる
分岐タイミング信号に応答して、特に分岐タイプがＢＣ
Ｔ命令を示す場合、フリップフロップ１４からの値が１
１″であれば分岐不成立と判定し、値が１０″であれば
分岐成立と判定する分岐判定回路１５゜この分岐判定回
路１５からの分岐成立判定に応答してセットされるアリ
ツブフロップ１６．前記先行制御ユニットが分岐成立を
予測した場合に送らｎてくる分岐先命令のアドレスを格
納するレジスタ１７および１８．現在実行中の命令のア
ドレスを保持する命令アドレスレジスタ２０．この命令
アドレスレジスタ２０の内容に”１１′を加算する加算
回路２１．および前記フリップフロップの出力に応答し
てレジスタ１８の内容と加算回路２１からの情報−と選
択するセレクタ１９から構成されている。
次に本発明の動作を以下詳細に説明する。
計数分岐命令は以下のように読み出される。
第２１會参照すると第１図の先行制御ユニット３から与
えられる計数分岐命令を読出すための仮想アドレスは仮
想アドレスレジスタ２００に格納される。このレジスタ
２００に格納され之アドレスの上位ビットは、必要であ
ればページング処理回路２０１で処理されるとともに、
Ｔ Ｌ Ｂ（Ｔｒａｎ−ｓｌａｔｉｏｎ Ｌｏｏｋａｓ
ｉｄｅ Ｂｕｆｆｅｒ ）アドレスアレイ２０２および
ＴＬＢデータアレイ２０３で仮想アドレスが央アドレス
に変換される。変換された実アドレスはセレクタ２０６
および２０９を介してキャッシュアドレスレジスタ２１
１の上位ビットフィールドに格納される。このレジスタ
２１１の下位ビットフィールドには仮想アドレスレジス
タ２００の下位ビットフィールドの内容が格納される。
えられる計数分岐命令を読出すための仮想アドレスは仮
想アドレスレジスタ２００に格納される。このレジスタ
２００に格納され之アドレスの上位ビットは、必要であ
ればページング処理回路２０１で処理されるとともに、
Ｔ Ｌ Ｂ（Ｔｒａｎ−ｓｌａｔｉｏｎ Ｌｏｏｋａｓ
ｉｄｅ Ｂｕｆｆｅｒ ）アドレスアレイ２０２および
ＴＬＢデータアレイ２０３で仮想アドレスが央アドレス
に変換される。変換された実アドレスはセレクタ２０６
および２０９を介してキャッシュアドレスレジスタ２１
１の上位ビットフィールドに格納される。このレジスタ
２１１の下位ビットフィールドには仮想アドレスレジス
タ２００の下位ビットフィールドの内容が格納される。
このキャッシュアドレスレジスタ２１１ｉＣ格納さｎた
アドレスが、キャッジ、アドレスアレイ２１４に格納さ
れていれはキャッジ、テータアレレ２１５に格納された
ＢＣＴ命令が読み出されてセレクタ２２０を介して先行
制御ユニット３に与えられる。もし、キャッシュアドレ
スアレイ２１４に所望の実アドレスが格納されていなけ
れば、実アドレスはキャッシュアドレスレジスタ２１１
からストアバ、ファ２０７ｔ−介して第１図のメインメ
モリユニット１に与えられる。この実アドレスに応答し
てメインメモリユニット１から読出されたＢＣＴ命令は
、メモリデータレジスタ２０８゜セレクタ２１２．キャ
ッシュ書込レジスタ２１３を介して一旦キャッシュデー
タアレイ２１５に格納される。格納されたＢＣＴ命令は
セレクタ２２０を介して先行制御ユニット３に与えられ
る。
アドレスが、キャッジ、アドレスアレイ２１４に格納さ
れていれはキャッジ、テータアレレ２１５に格納された
ＢＣＴ命令が読み出されてセレクタ２２０を介して先行
制御ユニット３に与えられる。もし、キャッシュアドレ
スアレイ２１４に所望の実アドレスが格納されていなけ
れば、実アドレスはキャッシュアドレスレジスタ２１１
からストアバ、ファ２０７ｔ−介して第１図のメインメ
モリユニット１に与えられる。この実アドレスに応答し
てメインメモリユニット１から読出されたＢＣＴ命令は
、メモリデータレジスタ２０８゜セレクタ２１２．キャ
ッシュ書込レジスタ２１３を介して一旦キャッシュデー
タアレイ２１５に格納される。格納されたＢＣＴ命令は
セレクタ２２０を介して先行制御ユニット３に与えられ
る。
次に、本実施例におけるパイプライン制御について詳細
に説明する。第３図を参照すると、各命令は、命令解読
ステージＤ、アドレス計算ステージＡ、ＴＬＢアクセス
（アドレス変換）ステージＰ、キャッジ、アクセスステ
ージＣ２汎用レジスタ５／オペランドバツンア４読出ス
テージＴ、命令実行ステージＥおよび結果の書込みステ
ージＷの７つのステージから構成されている。 この７
つのステージをＸ軸にとっ念第６図、第１図、第４図お
よび第５図を参照して本実施例の制御系の動作を詳細に
説明する。第４図および第６図を参照すると、メモリア
クセスユニット２から与えられれば計数分岐命令は線１
００および命令バッファ３０１を介して命令レジスタ３
０２に格納される。
に説明する。第３図を参照すると、各命令は、命令解読
ステージＤ、アドレス計算ステージＡ、ＴＬＢアクセス
（アドレス変換）ステージＰ、キャッジ、アクセスステ
ージＣ２汎用レジスタ５／オペランドバツンア４読出ス
テージＴ、命令実行ステージＥおよび結果の書込みステ
ージＷの７つのステージから構成されている。 この７
つのステージをＸ軸にとっ念第６図、第１図、第４図お
よび第５図を参照して本実施例の制御系の動作を詳細に
説明する。第４図および第６図を参照すると、メモリア
クセスユニット２から与えられれば計数分岐命令は線１
００および命令バッファ３０１を介して命令レジスタ３
０２に格納される。
セレクタ３１１を介して与えられるＢＣＴ命令のアドレ
スフィールドの内容とインデックスレジスタファイル３
１２の内容が実効アドレス加算器３１４において加算さ
れる。この加算器３１４からの加算結果、すなわち分岐
先命令の実効アドレスは実効アドレスレジスタ３１５に
格納される。
スフィールドの内容とインデックスレジスタファイル３
１２の内容が実効アドレス加算器３１４において加算さ
れる。この加算器３１４からの加算結果、すなわち分岐
先命令の実効アドレスは実効アドレスレジスタ３１５に
格納される。
このレジスタ３１５の実効アドレスは実効アドレススタ
ックに格納される。
ックに格納される。
一方、命令レジスタ３０２のＯＰコードは命令デコーダ
３０３で解読され解読済命令レジスタ３０５にセットさ
ｎる。レジスタ３０５の解読結果は解読済命令スタック
３０６に格納される。以上の処理は先行制御ユニット３
で行なわれる。
３０３で解読され解読済命令レジスタ３０５にセットさ
ｎる。レジスタ３０５の解読結果は解読済命令スタック
３０６に格納される。以上の処理は先行制御ユニット３
で行なわれる。
第１図、第４図および第６図を参照すると、ステージＴ
では、汎用レジスタ群５から読出された３６ビツトのデ
ータは、検出回路１３で‘１’１１か否か検出される。
では、汎用レジスタ群５から読出された３６ビツトのデ
ータは、検出回路１３で‘１’１１か否か検出される。
ま念、実効アドレススタック３０７および解読済命令ス
タック３０６から線１０４および１０３に実効アドレス
および解読結果が読出される。
タック３０６から線１０４および１０３に実効アドレス
および解読結果が読出される。
第１図および第８図を参照すると、データ系では汎用レ
ジスタ群５からオペランドが読出される。
ジスタ群５からオペランドが読出される。
ステージＥでは、読出されたオペランドがオペランドレ
ジスタ９に格納されオペランドレジスタ１０の内容‘１
’でＡＬＴＪＩＩで減算される。
ジスタ９に格納されオペランドレジスタ１０の内容‘１
’でＡＬＴＪＩＩで減算される。
制御系でｄ、１１０３を介して与えられる解読結果がレ
ジスタ２２に格納されるとともに線１０４を介して与え
られる実効アドレスがレジスタ１フ４に格納される。−
力、検出回路１３での検出結果が‘１’であればフリッ
プフロップ１４がセットされる。このフリップ２０ツブ
１４の出力、レジスタ２２から線１０７を介して与えら
れる分岐命令タイプ、およびレジスタ２２から５１０８
を介して分岐タイミング信号に基づいてＢＣＴ命令等の
分岐成立および分岐不成立が分岐判定回路１５で判定さ
れる。この分岐判定動作を第５図を参照して以下詳細に
説明する。
ジスタ２２に格納されるとともに線１０４を介して与え
られる実効アドレスがレジスタ１フ４に格納される。−
力、検出回路１３での検出結果が‘１’であればフリッ
プフロップ１４がセットされる。このフリップ２０ツブ
１４の出力、レジスタ２２から線１０７を介して与えら
れる分岐命令タイプ、およびレジスタ２２から５１０８
を介して分岐タイミング信号に基づいてＢＣＴ命令等の
分岐成立および分岐不成立が分岐判定回路１５で判定さ
れる。この分岐判定動作を第５図を参照して以下詳細に
説明する。
第５図を参照すると、線１０７を介して与えられる分岐
命令タイプはデコーダ４５０で解読され、それぞれの分
岐命令ごとに異なる分岐条件が選択される。計算分岐命
令以外の分岐命令の分岐条件ＩＲＱ−ＩＲｎはインジケ
ータレジスタ（図示せず）に格納されている。ＢＣＴ命
令の場合にはデコーダ４５０の出力のうち信号線４５８
が‘１’となりアリツブフロップ１４の否定出力とアン
ドゲート４５４で論理積がとられる。この出力はオアゲ
ート４５５に介してアンドゲート４５６に与えられ！１
０８を介して与えられる分岐タイミング信号と論理積が
とられ、分岐成立信号として線１０５および１０６に送
出される。すなわち、分岐命令がＢＣＴ命令の場合フリ
ップフロップ１４の内容が１０１のときにはｉ！＠１０
５および１０６の分岐成立信号は‘１’となりアリツブ
フロップの内容が‘１’１のときＫは［１０５および１
０６の分岐成立信号はｌｏとなる。
命令タイプはデコーダ４５０で解読され、それぞれの分
岐命令ごとに異なる分岐条件が選択される。計算分岐命
令以外の分岐命令の分岐条件ＩＲＱ−ＩＲｎはインジケ
ータレジスタ（図示せず）に格納されている。ＢＣＴ命
令の場合にはデコーダ４５０の出力のうち信号線４５８
が‘１’となりアリツブフロップ１４の否定出力とアン
ドゲート４５４で論理積がとられる。この出力はオアゲ
ート４５５に介してアンドゲート４５６に与えられ！１
０８を介して与えられる分岐タイミング信号と論理積が
とられ、分岐成立信号として線１０５および１０６に送
出される。すなわち、分岐命令がＢＣＴ命令の場合フリ
ップフロップ１４の内容が１０１のときにはｉ！＠１０
５および１０６の分岐成立信号は‘１’となりアリツブ
フロップの内容が‘１’１のときＫは［１０５および１
０６の分岐成立信号はｌｏとなる。
ステージＷにおいて、実効アドレスはレジスタ１７から
レジスタ１８に格納される。［１０６から与えられる分
岐成立信号はアリツブフロップ１６にセットされる。一
方、線１０５’ｉ介して分岐成立信号は先行制御ユニッ
ト３に与えられ、第４図に示す命令バッファ制御回路３
００を起動して次の命令を命令バッファ３０１から命令
レジスタ３０２に格納する。フリップフロップ１６の内
容が‘１’１すなわち分岐成立の場合には、レジスタ１
７およびレジスタ１８と転送され之分岐先アドレスが選
択され、命令アドレスレジスタ２ｏにセットされる。一
方、アリツブフロップ１６の出力がＩｏＩすなわち分岐
不成立の場合ま念は分岐タイミングでない場合はセレク
タ１９は加算回路２１を選択するため命令カウンタ２０
の内容はｌ′１３だけ加算される。
レジスタ１８に格納される。［１０６から与えられる分
岐成立信号はアリツブフロップ１６にセットされる。一
方、線１０５’ｉ介して分岐成立信号は先行制御ユニッ
ト３に与えられ、第４図に示す命令バッファ制御回路３
００を起動して次の命令を命令バッファ３０１から命令
レジスタ３０２に格納する。フリップフロップ１６の内
容が‘１’１すなわち分岐成立の場合には、レジスタ１
７およびレジスタ１８と転送され之分岐先アドレスが選
択され、命令アドレスレジスタ２ｏにセットされる。一
方、アリツブフロップ１６の出力がＩｏＩすなわち分岐
不成立の場合ま念は分岐タイミングでない場合はセレク
タ１９は加算回路２１を選択するため命令カウンタ２０
の内容はｌ′１３だけ加算される。
次にＢＣＴ命令の実行性能の向上を一災ｌ・面倒と、こ
れに相当する従来の分岐命令処理装置と比較して、以下
詳細に説明する。
れに相当する従来の分岐命令処理装置と比較して、以下
詳細に説明する。
第７図を参照すると、従来の分岐命令処理装置でのＢＣ
Ｔ命令の実行は以下のようなデータ系の処理プロセスと
なる。すなわち、汎用レジスタ群５の中の１つの汎用レ
ジスタの内容がオペランドレジスタ９に読み出され第１
図のＡＬＴＪＩＩにより‘１’が減算される。この減算
の結果がＯ１であれば、第１図のフリップ２０ツブ１４
に相当するアリ、プフロップがセットされる。その結果
から計数分岐命令の分岐の成立または不成立が判定され
る。
Ｔ命令の実行は以下のようなデータ系の処理プロセスと
なる。すなわち、汎用レジスタ群５の中の１つの汎用レ
ジスタの内容がオペランドレジスタ９に読み出され第１
図のＡＬＴＪＩＩにより‘１’が減算される。この減算
の結果がＯ１であれば、第１図のフリップ２０ツブ１４
に相当するアリ、プフロップがセットされる。その結果
から計数分岐命令の分岐の成立または不成立が判定され
る。
第８図を参照すると、本発明の一実施例ではステージＴ
で汎用レジスタ群５の中の１つの汎用レジスタの内容が
‘１’１１か否か検出され、アリ、プフロップ１４がセ
ットされる。このフリップフロップ１４の値で分岐の成
立または不成立が判定される。この念め本実施例ではス
テージＥｔ、で行なわれる。この結果分岐命令の実行性
能が向上する。
で汎用レジスタ群５の中の１つの汎用レジスタの内容が
‘１’１１か否か検出され、アリ、プフロップ１４がセ
ットされる。このフリップフロップ１４の値で分岐の成
立または不成立が判定される。この念め本実施例ではス
テージＥｔ、で行なわれる。この結果分岐命令の実行性
能が向上する。
第１囚は本発明の一実施例を示す図、第２図は第１図の
メモリアクセスユニット２の詳細な構成を示す図； 第３図はパイプライン制御の各ステージ全説明するため
の図； 第４図は第１図の先行制御ユニット３の詳細ｉ構成を示
す図； 第５図は第１図の検出回路１３および分岐判定回路１５
の詳細な構成を示す図、 第６図は一実施例の制御系の処理プロセスを示すタイム
チャート、第７図は従来技術のデータ系の処理プロセス
を示すタイムチャートンよび第８因は一実施例のデータ
系の処理プコセスを示すタイムチャートでぬる。 図において、１・・・・・・メインメモリユニ、ト、２
・・・・・・メモリアクセスユニット、３・・・・・・
先行制御ユニット、４・・・・・・オペランドバッファ
、５・・・・・・汎用レジスタ群、６．７・・・・・・
セレクタ、８・・・・・・定数発生回路、９．１０・・
・・・・オペランドレジスタ、１１・・・・・・ＡＬＵ
ｌ １２・・・・・・リザルトレジスタ、１３・・・検
出回路、１４，１６・・・・・・フリ、プフロノプ、１
７．１８．２２・・・・・・レジスタ、１９・・・・・
・セレクタ、２０・・・・・・命令アドレスレジスフ１
．２１・・・・・・加算回路 第３Σ ＤＡ ＰＣ７Ｔ： ＸＪｖ 箔汐ス ７３先回謁 〆 招Ｚ 図 ＪＬ用↓５スタ タ オペラシドレシスタ デ ソ“す′）レトレシヌタ ／Ｚ フ１ハノブフロヅブ ４ ジ”Ｌ’Ｆｆｌｂシスク 、３− オベランＦＬ−シスタ ／ ツブ）レトレシ゛スタ ｆｌ フリリプフロ１．フプ／ｑ 第７ 図 Ｔ Ｅ、 ＥどＷ 招３ 図 ＴＥ、Ｗ み威刈定
メモリアクセスユニット２の詳細な構成を示す図； 第３図はパイプライン制御の各ステージ全説明するため
の図； 第４図は第１図の先行制御ユニット３の詳細ｉ構成を示
す図； 第５図は第１図の検出回路１３および分岐判定回路１５
の詳細な構成を示す図、 第６図は一実施例の制御系の処理プロセスを示すタイム
チャート、第７図は従来技術のデータ系の処理プロセス
を示すタイムチャートンよび第８因は一実施例のデータ
系の処理プコセスを示すタイムチャートでぬる。 図において、１・・・・・・メインメモリユニ、ト、２
・・・・・・メモリアクセスユニット、３・・・・・・
先行制御ユニット、４・・・・・・オペランドバッファ
、５・・・・・・汎用レジスタ群、６．７・・・・・・
セレクタ、８・・・・・・定数発生回路、９．１０・・
・・・・オペランドレジスタ、１１・・・・・・ＡＬＵ
ｌ １２・・・・・・リザルトレジスタ、１３・・・検
出回路、１４，１６・・・・・・フリ、プフロノプ、１
７．１８．２２・・・・・・レジスタ、１９・・・・・
・セレクタ、２０・・・・・・命令アドレスレジスフ１
．２１・・・・・・加算回路 第３Σ ＤＡ ＰＣ７Ｔ： ＸＪｖ 箔汐ス ７３先回謁 〆 招Ｚ 図 ＪＬ用↓５スタ タ オペラシドレシスタ デ ソ“す′）レトレシヌタ ／Ｚ フ１ハノブフロヅブ ４ ジ”Ｌ’Ｆｆｌｂシスク 、３− オベランＦＬ−シスタ ／ ツブ）レトレシ゛スタ ｆｌ フリリプフロ１．フプ／ｑ 第７ 図 Ｔ Ｅ、 ＥどＷ 招３ 図 ＴＥ、Ｗ み威刈定
Claims (1)
- 【特許請求の範囲】 プログラムのループ制御を行うための計数分岐命令を実
行する分岐命令処理装置において、前記計数分岐命令の
ループ回数を格納する格納手段と、 この格納手段の出力から‘１’を減算する減算手段と、 この減算手段の出力を前記格納手段に書き込むための制
御手段と、 前記格納手段の出力に接続され前記格納手段の内容が‘
１’であることを検出する検出手段と、この検出手段の
出力により分岐成立または不成立を判定する分岐判定手
段と、 を有することを特徴とする分岐命令処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-185328 | 1985-08-22 | ||
| JP18532885 | 1985-08-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341932A true JPS6341932A (ja) | 1988-02-23 |
Family
ID=16168900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186429A Pending JPS6341932A (ja) | 1985-08-22 | 1986-08-07 | 分岐命令処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4882701A (ja) |
| JP (1) | JPS6341932A (ja) |
| FR (1) | FR2586490B1 (ja) |
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- 1986-08-22 FR FR8611998A patent/FR2586490B1/fr not_active Expired - Fee Related
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1988
- 1988-09-23 US US07/249,254 patent/US4882701A/en not_active Expired - Fee Related
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