JPS58117050A - デ−タシヨリソウチ - Google Patents
デ−タシヨリソウチInfo
- Publication number
- JPS58117050A JPS58117050A JP21280881A JP21280881A JPS58117050A JP S58117050 A JPS58117050 A JP S58117050A JP 21280881 A JP21280881 A JP 21280881A JP 21280881 A JP21280881 A JP 21280881A JP S58117050 A JPS58117050 A JP S58117050A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- loop
- contents
- program counter
- loop processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 2
- 241000238631 Hexapoda Species 0.000 claims 1
- 238000001514 detection method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000270666 Testudines Species 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
囚 発明の技術分野
本発明は、データ処理装置、特にループ処理を実行する
に当って、当該ループを構成する命令ステップ数を指示
しておくようＫし、ループの末尾か否めＳをチェックす
る命令ステップを省略して高速化をはかるようにしたデ
ータ処理装置Ｋｌｌするものである。
に当って、当該ループを構成する命令ステップ数を指示
しておくようＫし、ループの末尾か否めＳをチェックす
る命令ステップを省略して高速化をはかるようにしたデ
ータ処理装置Ｋｌｌするものである。
＠）技術の背景と問題点
従来から、データ処理装置においては、プログラム中に
ループが存在することが多い０例えばログラムが用意さ
れゐ０即ち。
ループが存在することが多い０例えばログラムが用意さ
れゐ０即ち。
ｌ）アキュムレータをクリヤする。
Ｉｆ） ループ処理を１０回行なう本のとする。
■）レジスタＲ１ｋ対してＲＡＭ上のＸ番地（−Ｘは歩
進される）の内容をロードする。
進される）の内容をロードする。
ｔｖ） レジスタＲ１の内容をアキエムレータに加算
する。
する。
■）ループの末尾か否かをチェックし、末尾であれば、
ループ回数を歩進して上記■）の処理を行なう（＠一般
にこの処理け２ステップ程度を要すｂ）。
ループ回数を歩進して上記■）の処理を行なう（＠一般
にこの処理け２ステップ程度を要すｂ）。
如きプログラムが用意される。
しかし、第１ｖ／７！Ｊ（４）からも判る如く、第・１
図（４）図示の場合にはループを構成する本来の命令は
２ステツプ（ＬＯＡＤとＡＤＤと）であシ、上記Ｖ）の
処理を省略できれば全体としての処理速度は大きく向上
される。
図（４）図示の場合にはループを構成する本来の命令は
２ステツプ（ＬＯＡＤとＡＤＤと）であシ、上記Ｖ）の
処理を省略できれば全体としての処理速度は大きく向上
される。
（Ｏ発明の目的と構成
本発明は、上記の点を解決することを目的としており、
第１図（至）図示の如く、ループの開始を指示する際に
当該ループを構成する命令のステップ数（図示の場合２
ステツプ）を指示するようにし。
第１図（至）図示の如く、ループの開始を指示する際に
当該ループを構成する命令のステップ数（図示の場合２
ステツプ）を指示するようにし。
処理の高速化をはかることを目的としている０そしてそ
のため１本発明のデータ処理装置は、プログラム・カウ
ンタ、該プログラム・カウンタの内容にもとづいてアク
セスされゐメモリ、ループ処理が開始されるとき上記プ
ログラム・カウンタの内容をセーブするプログラム・カ
ウンタ・スタック、および轟皺ループ処理の繰返し回数
値がセットされループの繰返しの都度内容が更新される
回数カウンタをそなえ、命令によって指示され丸目数分
のループ処理を実行すゐ機能を有するデータ処理−置に
おいて、上記ループ処理の開始時に当該ループ処理を構
成する命令のステップ数を指示するよう構成すると共に
、上記指示され九ステップ数が格納されるステップ数レ
ジスタと当該ループ処理を構成する命令が実行されゐ都
度上記ステップ数レジスタの内容を読み込むステップ−
カウンタを４うけ、＃ステップ・カウンタの内容にもと
づいて所定ステップ分の命令が実行され九とき上記回数
カウンタの内容を更新させると共に上記プログラム・カ
ウンタ・スタックの内容をプログラム・カウンタに強制
的にセットするようＫしたことを特徴としている。以下
図面を参照しつつ説明すゐＯ Ｉ 発明の実施例 第２図は本発明の一実施例を示す。図中の符号１はメモ
リであって命令が格納されている亀の。
のため１本発明のデータ処理装置は、プログラム・カウ
ンタ、該プログラム・カウンタの内容にもとづいてアク
セスされゐメモリ、ループ処理が開始されるとき上記プ
ログラム・カウンタの内容をセーブするプログラム・カ
ウンタ・スタック、および轟皺ループ処理の繰返し回数
値がセットされループの繰返しの都度内容が更新される
回数カウンタをそなえ、命令によって指示され丸目数分
のループ処理を実行すゐ機能を有するデータ処理−置に
おいて、上記ループ処理の開始時に当該ループ処理を構
成する命令のステップ数を指示するよう構成すると共に
、上記指示され九ステップ数が格納されるステップ数レ
ジスタと当該ループ処理を構成する命令が実行されゐ都
度上記ステップ数レジスタの内容を読み込むステップ−
カウンタを４うけ、＃ステップ・カウンタの内容にもと
づいて所定ステップ分の命令が実行され九とき上記回数
カウンタの内容を更新させると共に上記プログラム・カ
ウンタ・スタックの内容をプログラム・カウンタに強制
的にセットするようＫしたことを特徴としている。以下
図面を参照しつつ説明すゐＯ Ｉ 発明の実施例 第２図は本発明の一実施例を示す。図中の符号１はメモ
リであって命令が格納されている亀の。
２けプログラム・カウンタ、３は歩進回路、４はプログ
ラム・カウンタ・スタックであってプログラム・カウン
タ２の内容をスタックするもの、５は回数カラン！であ
ってループ開始時に幾回分ループすゐかを指示するルー
プ回数値がセットされてループする毎にマイナス１され
るもの、６はループ回数終了検出部であって例えばカウ
ンタ５の内容が零となるとき論理「１」を出力すゐもの
。
ラム・カウンタ・スタックであってプログラム・カウン
タ２の内容をスタックするもの、５は回数カラン！であ
ってループ開始時に幾回分ループすゐかを指示するルー
プ回数値がセットされてループする毎にマイナス１され
るもの、６はループ回数終了検出部であって例えばカウ
ンタ５の内容が零となるとき論理「１」を出力すゐもの
。
７けステップ数レジスタであってループ開始時Ｋ例えば
命令によって指示されたステップ数がセットされ石もの
、８はステップ・カウンタであってループを構成する命
令が読出されるときその内容が１イナス１されるもの、
９はステップ数終了検出部であってカウンタ８゛の内容
が零に′＆ゐとき論理「１・」を発するもの、１０はア
ンド回路を表わしている。
命令によって指示されたステップ数がセットされ石もの
、８はステップ・カウンタであってループを構成する命
令が読出されるときその内容が１イナス１されるもの、
９はステップ数終了検出部であってカウンタ８゛の内容
が零に′＆ゐとき論理「１・」を発するもの、１０はア
ンド回路を表わしている。
第１図（Ｂｌ示す如く、実施例の場合には、命令ＬＯＯ
Ｐ Ｋよって例えばループ回数「ｌＯ」とステップ数「
２」とが指示される。そして、このとき。
Ｐ Ｋよって例えばループ回数「ｌＯ」とステップ数「
２」とが指示される。そして、このとき。
回数カウンタ５には値「ｌＯ」がセットされ、ステップ
数レジスタ７には値「２」がセットされてステップ・カ
ウンタ８に転配される。次いでプログラム・カウンタ２
の内容が図示のＬＯＡＤ命令をアクセスする値となった
とき、当該プログラム・カウンタ２の内容はプログラム
・カウンタ・スタック４にスタックされる。言うまで４
會〈このとき、メモリ１からｍ蚊ＬＯＡＤ命令が読出さ
れて実行されゐが９歩道回路３は、プログラム・カウン
タ２の内容をプラス１し、かつループを構成する命令が
１ステツプ分実行されたことを検出部６゜９に通知する
と共に、ステップ・カランＩ８の内容がマイナス１され
る。この七自、検出部６．９は共ＫＩ１ｍｌＩｒｌＪを
出力しない。
数レジスタ７には値「２」がセットされてステップ・カ
ウンタ８に転配される。次いでプログラム・カウンタ２
の内容が図示のＬＯＡＤ命令をアクセスする値となった
とき、当該プログラム・カウンタ２の内容はプログラム
・カウンタ・スタック４にスタックされる。言うまで４
會〈このとき、メモリ１からｍ蚊ＬＯＡＤ命令が読出さ
れて実行されゐが９歩道回路３は、プログラム・カウン
タ２の内容をプラス１し、かつループを構成する命令が
１ステツプ分実行されたことを検出部６゜９に通知する
と共に、ステップ・カランＩ８の内容がマイナス１され
る。この七自、検出部６．９は共ＫＩ１ｍｌＩｒｌＪを
出力しない。
次いでプログラム・カウンタ２の内容は１図示ＡＤＤ命
令をアクセスナゐ値となり、メモリ１からｍ＃Ａ Ｄ
Ｄ命令が絞出されて実行される０歩道回路３はステップ
・カウンタ８の内容をマイナス１すると共に終了検出部
６．９に命令が１ステップ分実行されたことを通知する
０このとき、ステップ・カウンタ８の内容は零となシ、
終了検出部９は論ＭＩｒＩＪを出力する。これＫよって
０回数カウンタ５の内容はマイナスｌされて値「９」と
なシ、ステップ・カウンタ８にはレジス／７の内容「２
」がプリセットされ、アンド回路１０がオンされてプロ
グラム・カウンタ・スタック４の内容がプログラム・カ
ウンタ２に強制的にセットされる。即ち、プログラム・
カウンタ２の内容は次に図示ＬＯＡＤ命令を読出す内容
とされる０以下同様にループ処理が繰返されてゆき、１
０回分のループ処理が終了すると、終了検出部６が終了
を検出して論理「１」を出力する。このため、この時に
はアンド回路ｌＯはオンされず９歩進回路３による歩道
結果がプログラム・カウンタ２にセラ（ト）発明の詳細 な説明した如く０本発明によれば、第１図囚図示のＬＯ
ＯＰ ＥＮＤＫ対応する命令を実行する必要がないこと
から、ループ処理速度が大幅に向上される（図示の例の
場合には略２倍となる）０
令をアクセスナゐ値となり、メモリ１からｍ＃Ａ Ｄ
Ｄ命令が絞出されて実行される０歩道回路３はステップ
・カウンタ８の内容をマイナス１すると共に終了検出部
６．９に命令が１ステップ分実行されたことを通知する
０このとき、ステップ・カウンタ８の内容は零となシ、
終了検出部９は論ＭＩｒＩＪを出力する。これＫよって
０回数カウンタ５の内容はマイナスｌされて値「９」と
なシ、ステップ・カウンタ８にはレジス／７の内容「２
」がプリセットされ、アンド回路１０がオンされてプロ
グラム・カウンタ・スタック４の内容がプログラム・カ
ウンタ２に強制的にセットされる。即ち、プログラム・
カウンタ２の内容は次に図示ＬＯＡＤ命令を読出す内容
とされる０以下同様にループ処理が繰返されてゆき、１
０回分のループ処理が終了すると、終了検出部６が終了
を検出して論理「１」を出力する。このため、この時に
はアンド回路ｌＯはオンされず９歩進回路３による歩道
結果がプログラム・カウンタ２にセラ（ト）発明の詳細 な説明した如く０本発明によれば、第１図囚図示のＬＯ
ＯＰ ＥＮＤＫ対応する命令を実行する必要がないこと
から、ループ処理速度が大幅に向上される（図示の例の
場合には略２倍となる）０
第１図（Ａ）（８１は本発明の詳細な説明する説明図。
第２図は本発明の一実施例を示す。
図中、ｌ＃′ｉメモリ、２けプログラム・カウンタ。
３け歩道回路、４Ｆｉプログラム・カウンタ・スタック
、５け回数カウンタ、６．９は終了検出部。 ７ｔｊステツプ数レジスタ、８はステップ・カウンタを
表わす。 特許出願人 富士通株式金社
、５け回数カウンタ、６．９は終了検出部。 ７ｔｊステツプ数レジスタ、８はステップ・カウンタを
表わす。 特許出願人 富士通株式金社
Claims (1)
- プログラム・カウンタ、＃プログラム・カウンタの内容
にもとづいてアクセスされるメモリ、ループ処理が開始
されるとき上記プログラム・カウンタの内容をセーブす
るプログラム・カウンタ・スタック、および当該ループ
処理の繰返し回数値がセットされループの繰返しの都度
内容が更新される回数カウンタをそなえ、命令によって
指示された回数分のループ処理を実行する機能を有する
データ処理装置において、上記ループ処理の開始時に当
該ループ処理を構成する命令のステップ数を指示するよ
う構成すると共に、上記指示されたステップ数が格納さ
れるステップ数レジスタと蟲骸ループ処理を構成する命
令が実行される都度上記ステップ数レジスタの内容を読
み込むステップ・カウンタをもうけ、骸ステップ・カウ
ンタの内容にもとづいて所定ステップ分の命令が実行さ
れたとき上記回数カウンタの内容を更新させると共に上
記プログラム・カウンタ・スタックの内容をプログラム
・カウンタに強制的にセットすゐようにしたことを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21280881A JPS58117050A (ja) | 1981-12-30 | 1981-12-30 | デ−タシヨリソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21280881A JPS58117050A (ja) | 1981-12-30 | 1981-12-30 | デ−タシヨリソウチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58117050A true JPS58117050A (ja) | 1983-07-12 |
Family
ID=16628703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21280881A Pending JPS58117050A (ja) | 1981-12-30 | 1981-12-30 | デ−タシヨリソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58117050A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127035A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | パイプライン制御プロセッサ |
| FR2586490A1 (fr) * | 1985-08-22 | 1987-02-27 | Nec Corp | Unite de traitement d'instruction de branchement |
| EP0231928A2 (en) * | 1986-02-03 | 1987-08-12 | Nec Corporation | Program control circuit |
| JPS6331445U (ja) * | 1986-08-11 | 1988-03-01 | ||
| JPH01311326A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | プログラム制御装置 |
| EP0374419A2 (en) * | 1988-12-21 | 1990-06-27 | International Business Machines Corporation | Method and apparatus for efficient loop constructs in hardware and microcode |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101851A (ja) * | 1972-04-01 | 1973-12-21 | ||
| JPS533753A (en) * | 1976-07-01 | 1978-01-13 | Fujitsu Ltd | Microprogram brance-reset condition assigning system |
| JPS5366339A (en) * | 1976-11-26 | 1978-06-13 | Nec Corp | Microprogram control device |
-
1981
- 1981-12-30 JP JP21280881A patent/JPS58117050A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101851A (ja) * | 1972-04-01 | 1973-12-21 | ||
| JPS533753A (en) * | 1976-07-01 | 1978-01-13 | Fujitsu Ltd | Microprogram brance-reset condition assigning system |
| JPS5366339A (en) * | 1976-11-26 | 1978-06-13 | Nec Corp | Microprogram control device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127035A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | パイプライン制御プロセッサ |
| FR2586490A1 (fr) * | 1985-08-22 | 1987-02-27 | Nec Corp | Unite de traitement d'instruction de branchement |
| EP0231928A2 (en) * | 1986-02-03 | 1987-08-12 | Nec Corporation | Program control circuit |
| JPS6331445U (ja) * | 1986-08-11 | 1988-03-01 | ||
| JPH01311326A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | プログラム制御装置 |
| EP0374419A2 (en) * | 1988-12-21 | 1990-06-27 | International Business Machines Corporation | Method and apparatus for efficient loop constructs in hardware and microcode |
| US5898866A (en) * | 1988-12-21 | 1999-04-27 | International Business Machines Corporation | Method and apparatus for counting remaining loop instructions and pipelining the next instruction |
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