JPS61127035A

JPS61127035A - パイプライン制御プロセッサ

Info

Publication number: JPS61127035A
Application number: JP24811384A
Authority: JP
Inventors: Hirotada Ueda; 博唯上田; Makoto Shinoda; 誠信田; Hitoshi Matsushima; 整松島; Kenji Kaneko; 金子　憲二; Yoshimune Hagiwara; 萩原　吉宗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1986-06-14
Anticipated expiration: 2009-10-26
Also published as: JPH0685146B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ａ返し制御を高速に実行するプロセッサに関
するものである。

〔発明の背景〕

パイプライン制御のプロセッサにおいて、従来より演算
の繰返し制御の高速化が問題となっている。

これに対し、従来のプロセッサは、８０８６マイクロコ
ンピユータ（田辺晧正編著丸善）に記載のように、ＬＯ
ＯＰ命令とＲＥＰ命令を使い繰返し制御を行なっている
例がある。命令フェッチを行ない。

次の命令サイクルで、この命令実行と次の命令フェッチ
をするようなプロセッサの上でＬＯＯＰ命令を実行する
場合について単純化して示すと次のようになる。繰返し
数をあらかじめリピート・カウンタ（ＲＣ）に設定する
ことにより、任意ステップの繰返し制御が可能となるが
、ａ返される一連命令の最後でジャンプ命令が実行され
、本来実行させたい一連命令のパイプライン制御が崩れ
、余分な命令が付属した低速な繰返し制御となってしま
う。すなわち、第１図に示すようにプログラム・カウン
タで示すｎ、ｎ＋１番地の一連命令の繰返し制御を行な
う場合、一連合会を一回実行終了した後にＬＯＯＰ命令
を実行させる。このＬＯＯＰ命令では、リピート・カウ
ンタを１デクリメントし、この値が零であるか否かを判
定することにより設定された繰返し回数を終了したかど
うかを知り、繰返しが終了していない場合にはループの
先頭番地ヘジャンプし、そうでないときは、次の命令に
進むという動作を実行する。このＬＯＯＰ命令を実行し
ている時間にプログラム・カウンタは、ｎ＋３番地を指
定している為、次の命令サイクルでは、ｎ＋３番地の命
令実行を停止させ（ＮＯＰが発生する）、ジャンプ先の
アドレスをロードさせ、命令の繰返しを行なう。これに
対し、ＬＯＯＰ命令を使わないで繰返し制御を行ないう
るようにしたＲＥＰ命令について単純化して示すと第２
図のようになる。この図でわかるように、ＲＦＰ命令の
実行中でのプログラム・カウンタは、リピート・カウン
タが零になる迄、ｎ番地に固定され、パイプライン動作
を保ちつつ連続実行される。しかし、８０８６等従来プ
ロセッサの場合、この命令は、単一ステップのみの繰返
し命令であり、しかも繰返し動作をさせることができる
命令の種類は限定されている。

〔発明の目的〕

本発明の目的は、このような従来の欠点を改良し、任意
ステップ数の命令の繰返しが出現する場合にも高速実行
できるプロセッサを提供することである。

〔発明の概要〕

本発明のプロセッサは、一連の命令の繰返し数を示すリ
ピート・カウンタを有し、該一連合会の最初の番地を保
存するスタート・アドレス・レジスタを追加し、かつ該
一連合会の実行を監視する手段を設け、該一連合会の最
後の命令を検知したときに遅延なくスタート・アドレス
に戻るように制御することにより上記の目的を達成する
。

〔発明の実施例〕

以下、本発明の実施例を図面により説明する。

第３図は、本発明の動作原理を示すタイムチャートであ
る。

第３図において、繰返し実行したい一連の命令は、ｎ、
ｎ＋１番地の２ステツプの命令であり、これらの命令を
２回繰返す場合を示している。本発明では、ジャンプ命
令およびパイプライン動作の崩れをなくし、処理に有効
な任意ステップ数の一連命令だけを繰返し実行する。第
１図と比較すると、同様のループ制御を行なうのに余分
の２ステツプが必要だったものが、正置の２ステツプだ
けを効率よく実行していることがわかる。この動作を達
成する為、一連合会の実行前に、まず繰返し回数をリピ
ート・カウンタに設定し、かつ一連合会の直前でそのス
テップ数より１少い数をステップ・カウンタに設定し更
に一連命令の最初のアドレスをスタート・アドレス・レ
ジスタに退避する。次に一連命令は、プログラム・カウ
ンタで順次指定されて実行され、これと同期して一連命
令の未完行ステップ数を示すステップ・カウンタがデク
リメントされる。また、一連合会の最終ステップを検出
する為に、ステップ・カウンタの動作毎にその値が零で
あるか否かを判定される。この判定信号（１）が肯定出
力（第３図ではハイレベル）であった場合だけ、リピー
ト・カウンタの内容（繰返し回数）が１だけデクリメン
トされ、否定出力の場合は、リピートカウンタの内容は
変化しな今。更に、設定された繰返し回数が終了したか
否かを判定する為にリピート・カウンタの動作後にその
値が調べられる。この判定信号（２）から否定出力（第
３図ではロー・レベル）が得られかつ判定信号（１）が
肯定出力であった場合には、次のステップに進む前にプ
ログラム・カウンタに一連命令の最初の番地がスタート
・アドレス・レジスタからロードされ、かつステップ・
カウンタに一連命令のステップ数より１少い数が再びロ
ードされる。このようにして一連合会が繰返して実行さ
れる。一方、繰返しが設定数に達して判定信号（２）か
ら肯定出力が得られた場合は、プロ握ラムカウンタは通
常と同じように１ずつ進行し。

一連合会の次の命令が実行される。

第４図は、本発明の一実施例を示すリピート制御部のブ
ロック図である。

１はプログラム・カウンタ、２はプログラム・カウンタ
１の出力バスであって、マイクロプログラム・メモリ３
に接続される。プログラムのシーケンシャルな実行時に
は、プログラム・カウンタ１を１インクリメントしつつ
マイクロプログラム・メモリ３を指定しプログラムが進
行される。

４はデータバスで、リピート・カウンタ５とステップ・
カウンタ７に接続されていて各カウンタへの値の設定に
使われる。５は一連命令の繰返し数を示すリピート・カ
ウンタである。更に本実施例では、繰返される一連命令
のステップ数を示すステップ・カウンタ７と、その数を
保存するステップ・レジスタ９と、最終ステップを検出
するのに使われる判定回路１１と、繰返し回路が設定値
に達したかを判定する判定回路１３と、一連命令の最初
のアドレス値を保存するスタート・アドレス・レジスタ
１５を設ける。

以上のハードウェアの動作を第３図に示すタイムチャー
トに従い、ｎ、ｎ＋１番地の２ステツプ数の一連命令を
２回繰返す場合で説明する。一連命令の繰返し制御を行
なう場合には、一連命令の実行の前に２つの命令が必要
となる。その１つは。

繰返し回数をリピート・カウンタ５に設定する命令（第
３図のｎ−２番地の命令）であり、もう１つは、繰返し
制御される一連命令のステップ数をステップ・カウンタ
７に設定する命令（第３図のｎ−１番地の命令）である
。

初めに、プログラム・カウンタ１がｎ−１を示している
命令サイクルでは、ｎ−２番地の命令が実行されリピー
ト・カウンタ５に繰返し回数２が設定される０次にプロ
グラム・カウンタ１の値がインクリメントされｎ番地を
示している命令サイクルでは、繰返し制御される一連命
令のステップ数より１少ない数値１がステップ・カウン
タ７とステップ・レジスタ９にセットされ、かつ判定回
路１１と判定回路１３がＬｏｗレベル（否要出力）にリ
セットされる。また、ステップ・カウンタ７への数値の
設定命令は、この命令（ｎ−１番地）の次の命令（ｎ番
地）から一連命令であることを示し、現在のプログラム
・カウンタ１のアドレス値ｎがスタート・アドレス・レ
ジスタ１５に退避されかつステップ・カウンタ７は、（
見易さのために第４図では省略したグロックによって）
プログラムカウンタ１のインクリメントと同期し、デク
リメントする状態となる。次にプログラム・カウンタ１
がインクリメントされｎ＋１番地を示すと同時に、ステ
ップ・カウンタ７の値がデクリメントされ零となり、こ
の零を判定回路１１が検出し、次の命令サイクルで実行
されるｎ＋１番地の命令が一連命令の最終ステップであ
ることがわかり、出力１２は肯定出力（Ｈｉｇｈｔレベ
ル）となる。

また、この背定出力によりリピート・カウンタ５はデク
リメントされ値１となる。したがって、リピート・カウ
ンタ５の値が零であるか否かを検出し設定繰返し回数に
達したか否かを判定する判定回路１３は、否定出力（Ｌ
ｏｗレベル）を出したままとなる。更に、今の場合（判
定回路１１の肯定出力と判定回路１３の否定出力両方が
得られた場合）には、プログラム・カウンタ１にスター
ト・アドレス・レジスタ１５の値ｎがロードされる。

また判定回路１１の肯定出力かつ判定回路１３の否定出
力からステップ・レジスタ９の値１がステップ・カウン
タ７にロードされ、かつ判定回路１１の出力１２はＬｏ
ｗレベルにリセットされる。

そしてプログラムカウンタ１のロードが生じた次の命令
サイクルの最初では、プログラム・カウンタ１及びステ
ップ・カウンタ７はインクリメントされないように制御
する。

こうして、次のサイクルでは、ｎ番地の命令がフェッチ
されると同時に、前にフェッチされたｎ＋１番地の命令
が実行される。

次に、プログラム・カウンタ１がインクリメントされｎ
＋１番地を示す命令サイクルでは、ｎ番地の命令が実行
される。このプログラム・カウンタ１のインクリメント
と同時にステップ・カウンタ７はデクリメントされ零と
なる。この零を判定回路１１が検出し、再びｎ＋１番地
の命令が一連命令の最終ステップであることがわかり、
出方１２は肯定出力となる。また、この肯定出力により
リピート・カウンタ５はデクリメントされ零となる。し
たがって１判定回路１３はこの零を検出し繰返し数が設
定値に達したことがわかり肯定出、力が得られ、繰返し
制御は終了し、以後はプログラム・カウンタ１が１ずつ
インクリメントされ順次命令を実行する。

第５図は、プログラム・カウンタのまわりを更に詳細に
説明する図である。この図では、第４図の回路に更に、
クロック禁止信号回路１８と、ＡＮＤゲート２１，２３
．２６と、ＮＯＴゲート２８が詳細に示されている６前
述の判定回路１１の判定信号１２が肯定出力であり、か
つ判定回路１３の判定信号１４が否定出力である場合に
は、ゲート２１の出力２２はＨｉｇｂレベル（繰返し未
終了を示す）となる、更にこの信号２２のＨｉｇｈレベ
ルにクロックζ　（クロックφを発生する回路でクロッ
クφを整形、遅延して得る）が入力された時のゲート２
３の出力信号２４によりスタート・アドレス・レジスタ
１５のアドレス値ｎがプログラム・カウンタ１にロード
される。またゲート出力　。

２２はクロック禁止信号回路１８（例えば遅延回路を用
いる）に入力され、クロック禁止信号１９（第３図に示
す）が得られる。この禁止信号１９は、クロックφ２０
と共にゲート２６に入力され、禁止信号１９がＬｏｗレ
ベルの時間ではクロック２０がプログラム・カウンタ１
に入力されるのが阻止され、プログラム・カウンタ１の
アドレス値ｎは維持される。第６図は、ステップ・カウ
ンタ７のまわりを詳細に示す図である。この図では、第
４図に加え、リピート・フラグ３０とＡＮＤゲート３３
．３５’、３７．３９が詳細に示されている。リピート
・フラグ３０は、ステップ・カウンタ７に繰返し制御さ
れる一連命令のステップ数がセットされる時に同時にＨ
ｉｇｈレベルにセットされ（繰返し終了時にリセットさ
れる）、その出力３２はクロック２０と共にゲート３３
に入力され、ステップ・カウンタ７のデクリメント用の
クロック信号３４が発生される。また、前述のように、
繰返し未終了時には信号２２（第５図のゲート２１の出
力）は）ｌｉｇｈレベルとなる為、ＡＮＤゲート３７の
出力として信号３６（リピート制御時だけクロックζを
取り出すゲート３５の出力）と同期した信号３８が得ら
れ、ステップ・レジスタ９の値がステップ・カランタフ
にロードされ、かつ判定回路１１は、Ｌｏｗレベルにリ
セットされる。

また、ステップ・カウンタ７へのロード時には、第３図
に示すクロック禁止信号１９がゲート３９に入力され、
ステップ・カウンタ７のデクリメント用のクロック信号
３４は阻止される。なお、第５．６図は、動作論理を示
したものであり、回路実現に際して生じるハザードなど
の対策については省略している。

したがって本発明では、第１図に示すＬＯＯＰとＮＯＰ
の実行時間を必要とせず、任意ステップ数の命令の高速
な繰返し制御が可能となる。

なお、本実施例では、判定回路１１及び判定回路１３の
判定条件を零としたが、零を越えた場合とすることも可
能である。また、本実歯側では、一連命令の最終ステッ
プを知る為にステップ・カウンタ７の値をデクリメント
とし、この値が零となる場合に最終ステップ数であると
判定したが、第３図のｎ−１番地の命令で一連命令のス
テップ数をステップ・レジスタ９に入れ、かつステップ
・カウンタ７を零にしておき、一連命令の実行毎にプロ
グラム・カウンタと同期しながら、ステップ・カウンタ
７をインクリメントし、判定回路１１でステップ・カウ
ンタ７の値とステップ・レジスタ９の値を比較し１等し
い場合には最終ステップであると判断することも可能で
ある。

〔発明の効果〕

本発明によれば、パイプライン制御のマイクロプログラ
ムに対して、任意ステップ数の一連命令が繰返し実行で
き、かつジャンプ命令の実行を必要としないので、特に
画像処理のように、一連命令のステップ数があまり大き
くなく、かつ繰返し回数の多い処理を行なう場合に対し
て著しい効果がある。

【図面の簡単な説明】

第１図は従来のＬＯＯＰ命令を応用した場合の動作タイ
ムチャート、第２図は従来のＲＦＰ命令を応用した場合
の動作タイムチャート、第３図は本発明の動作原理を示
すタイムチャート、第４図は本発明の一実施例を示す繰
返し制御部の構成図、第５図はプログラム・カウンタ部
の詳細図、第６図はステップ・カウンタ部の詳細図であ
る。１・・・プログラム・カウンタ、３・・・マイクロプロ
グラム・メモリ、５・・・リピート・カウンタ、１５・
・・スタート・アドレス・レジスタ、７・・・ステップ
・カウンタ・９°゛°ステツプ°′ジ１り・　１１・１
３　　　　口・・・判定回路、１８・・・クロック禁止
信号回路、３０　　　〜ヘ　　　　　ｔＶ４因

Claims

【特許請求の範囲】１、命令群の繰返し回数を示すカウンタを備えたプロセ
ッサに、繰返される命令群の最初の番地を保存するスタ
ート・アドレス・レジスタを付加し、命令群の最後の命
令であることを検知する手段を有し、設定した繰返し回
数に達せず、かつ最後の命令である場合には、上記スタ
ート・アドレス・レジスタの値をプログラム・カウンタ
にロードする手段を用い、ループ制御を可能にする繰返
し制御回路を有するプロセッサ。２、前記第１項に示す命令群の最後の命令であることを
検知する手段は、命令毎に増加もしくは減少する計数手
段と、その計数値あらかじめ設定した命令群のステップ
数と計数方法により定まる数とを比較する手段とにより
最終ステップに達したか否かを検知することを特徴とす
る前記第１項に示す繰返し制御回路を有するプロセッサ
。