JPS62296232A - 高速ル−プ回路 - Google Patents
高速ル−プ回路Info
- Publication number
- JPS62296232A JPS62296232A JP14066086A JP14066086A JPS62296232A JP S62296232 A JPS62296232 A JP S62296232A JP 14066086 A JP14066086 A JP 14066086A JP 14066086 A JP14066086 A JP 14066086A JP S62296232 A JPS62296232 A JP S62296232A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- loop
- signal
- address
- multiplexer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007423 decrease Effects 0.000 claims abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 235000015115 caffè latte Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明はマイクロコンピュータに於ける高速ループ回路
に関する。
に関する。
従来の技術
第２図は従来のループ回路のブロックダイヤグラムを示
したものであり、２００はループ実行時に戻り先アドレ
スを格納するだめのラッチであり、２０１はループ時の
戻り先アドレス信号、２０２は増分アドレス信号である
。２０３は次のアドレス信号を増分アドレスとするか、
戻り先アドレスとするかを切換えるマルチプレクサであ
る。２０４はマルチプレクサ２０３を制御する信号であ
る。
したものであり、２００はループ実行時に戻り先アドレ
スを格納するだめのラッチであり、２０１はループ時の
戻り先アドレス信号、２０２は増分アドレス信号である
。２０３は次のアドレス信号を増分アドレスとするか、
戻り先アドレスとするかを切換えるマルチプレクサであ
る。２０４はマルチプレクサ２０３を制御する信号であ
る。
２０６はループカウンタであり、ループ回数をカウント
する。２０６はマルチプレクサ２０３の出力信号である
。２０７は加算回路であり、常に１ずつ増分アドレスを
出力する。２０８はアドレスラッチである。２０９はル
ープ命令信号である。
する。２０６はマルチプレクサ２０３の出力信号である
。２０７は加算回路であり、常に１ずつ増分アドレスを
出力する。２０８はアドレスラッチである。２０９はル
ープ命令信号である。
２１０はアドレス信号である。２１１は命令用メモリで
あり、２１２は命令信号である。２１３は命令デコーダ
である。
あり、２１２は命令信号である。２１３は命令デコーダ
である。
以上のように構成された従来のループ回路においては、
通常はマルチプレクサ２０３は増分アドレス信号２０２
を選択しており、アドレスラッチ２０８、加算回路２０
７とで、１ずつ増加している。ループ設定時には、戻り
先アドレスラッチ２００にループ時の戻り先アドレスを
格納し、ループカウンタ２０６にループ回数を設定する
。アドレス信号が１ずつ増加して、或一定値になると命
令用メモリ２１１から命令信号２１２が発生しループ命
令になると、デコーダ２１３からループ命令信号２０９
が出力され、ループカウンタ２０５に入力される。ルー
プカウンタ２０５はループ信号２０９が入力されると、
カウンタの値を１減らし、その結果が０でなければ制御
信号２０４を出力してマルチプレクサ２０３を切換える
。従って次のサイクルではアドレスラッチ２０８は、増
分アドレス信号２０２ではなく、戻り先アドレス信号２
０１をラッチする。以上の動作によりループ処理を実行
する。
通常はマルチプレクサ２０３は増分アドレス信号２０２
を選択しており、アドレスラッチ２０８、加算回路２０
７とで、１ずつ増加している。ループ設定時には、戻り
先アドレスラッチ２００にループ時の戻り先アドレスを
格納し、ループカウンタ２０６にループ回数を設定する
。アドレス信号が１ずつ増加して、或一定値になると命
令用メモリ２１１から命令信号２１２が発生しループ命
令になると、デコーダ２１３からループ命令信号２０９
が出力され、ループカウンタ２０５に入力される。ルー
プカウンタ２０５はループ信号２０９が入力されると、
カウンタの値を１減らし、その結果が０でなければ制御
信号２０４を出力してマルチプレクサ２０３を切換える
。従って次のサイクルではアドレスラッチ２０８は、増
分アドレス信号２０２ではなく、戻り先アドレス信号２
０１をラッチする。以上の動作によりループ処理を実行
する。
発明が解決しようとする問題点
しかしながら上記のような構成では、ループ処理の時に
、命令用メモリ２１１をアクセスし、命令デコーダ２１
３で命令をデコードしてからループ動作を行なうかどう
かを決定するために、どうしても時間的遅れが存在し、
特に高速のループ処理を行なう場合には、この時間的遅
れがループ処理でのロス時間になるという問題点を有し
ていた、本発明はかかる点に鑑み、高速にロスの無いル
ープ処理が実行できる高速ループ回路を、提供すること
を目的とする。
、命令用メモリ２１１をアクセスし、命令デコーダ２１
３で命令をデコードしてからループ動作を行なうかどう
かを決定するために、どうしても時間的遅れが存在し、
特に高速のループ処理を行なう場合には、この時間的遅
れがループ処理でのロス時間になるという問題点を有し
ていた、本発明はかかる点に鑑み、高速にロスの無いル
ープ処理が実行できる高速ループ回路を、提供すること
を目的とする。
問題点を解決するだめの手段
前記問題点を解決するために本発明はマルチプレクサ１
組と、ラッチ４組と、加算回路と、比較器と、カウンタ
と、ゲート回路より構成され、第１のラッチの出力端子
が加算回路の入力端子と比較器の一方の入力端子とに接
続され、前記加算回路の出力端子が第２．第３のラッチ
の入力端子と接続され、前記第２．第３のラッチの出力
端子がマルチプレクサの入力端子と接続され、前記マル
チプレクサの出力端子が前記第１のラッチの入力端子と
接続され、第４のラッチの出力端子が前記比較器の他方
の入力端子と接続され、前記比較器の出力端子がカウン
タの入力端子と接続され、前記カウンタの第１と第２と
第３の出力端子が夫々前記第２．第３のラッチと前記マ
ルチプレクサの制御端子と接続されてなυ、前記マルチ
プレクサは無制御時には前記第２のラッチからの入力信
号を出力し、制御時には前記第３のラッチからの入力信
号を出力し、前記比較器は両方の入力信号が一致する時
に前記カウンタの設定値を１減少し、前記カウンタの設
定値が１になる迄前記第３の出力端子に制御信号を出力
する事を特徴とする高速ループ回路を提供する。
組と、ラッチ４組と、加算回路と、比較器と、カウンタ
と、ゲート回路より構成され、第１のラッチの出力端子
が加算回路の入力端子と比較器の一方の入力端子とに接
続され、前記加算回路の出力端子が第２．第３のラッチ
の入力端子と接続され、前記第２．第３のラッチの出力
端子がマルチプレクサの入力端子と接続され、前記マル
チプレクサの出力端子が前記第１のラッチの入力端子と
接続され、第４のラッチの出力端子が前記比較器の他方
の入力端子と接続され、前記比較器の出力端子がカウン
タの入力端子と接続され、前記カウンタの第１と第２と
第３の出力端子が夫々前記第２．第３のラッチと前記マ
ルチプレクサの制御端子と接続されてなυ、前記マルチ
プレクサは無制御時には前記第２のラッチからの入力信
号を出力し、制御時には前記第３のラッチからの入力信
号を出力し、前記比較器は両方の入力信号が一致する時
に前記カウンタの設定値を１減少し、前記カウンタの設
定値が１になる迄前記第３の出力端子に制御信号を出力
する事を特徴とする高速ループ回路を提供する。
作用
本発明は前記の構成により、アドレス信号とラッチとを
比較することだけによりループ処理を行なうかどうかを
決定することができるため、高速でロスの無いループ処
理を実行できる。
比較することだけによりループ処理を行なうかどうかを
決定することができるため、高速でロスの無いループ処
理を実行できる。
実施例
第１図は本発明の実施例における高速ループ回路のブロ
ックダイヤグラムを示すものである。第１図において、
１ｏＯは加算後のアドレス信号、１０１と１０２は加算
後のアドレス信号を格納するラッテ、１０３と１０４は
ラッチの出力、１０５゜１０６はラッチの制御信号、１
０７はラッチ出力１０３またはラッチ出力１０４を選択
して出力するマルチプレクサ、１０８はマルチブレサ１
０７の出力信号、１０９はアドレスラッチ、１１０はア
ドレス信号、１１１は次のアドレスを与えるだめの加算
器、１１２はループする回数を設定するループカウンタ
、１１３はループアドレスを格納するラッチ、１１４は
ラッチ１１３の出力信号、１１６はアドレス信号１１０
とループアドレス信号１１４とを比較する比較器、１１
６は比較器１１５の出力信号、１１７はマルチプレクサ
１０７の制御信号である。
ックダイヤグラムを示すものである。第１図において、
１ｏＯは加算後のアドレス信号、１０１と１０２は加算
後のアドレス信号を格納するラッテ、１０３と１０４は
ラッチの出力、１０５゜１０６はラッチの制御信号、１
０７はラッチ出力１０３またはラッチ出力１０４を選択
して出力するマルチプレクサ、１０８はマルチブレサ１
０７の出力信号、１０９はアドレスラッチ、１１０はア
ドレス信号、１１１は次のアドレスを与えるだめの加算
器、１１２はループする回数を設定するループカウンタ
、１１３はループアドレスを格納するラッチ、１１４は
ラッチ１１３の出力信号、１１６はアドレス信号１１０
とループアドレス信号１１４とを比較する比較器、１１
６は比較器１１５の出力信号、１１７はマルチプレクサ
１０７の制御信号である。
以上のように構成された本実施例の高速ループ回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まずループ設定時にループアドレスラッチ１１３にルー
プアドレス値を、ループカウンタ１１２にループ回数を
、ラッチ１０２に戻り先アドレスをそれぞれ設定する。
プアドレス値を、ループカウンタ１１２にループ回数を
、ラッチ１０２に戻り先アドレスをそれぞれ設定する。
アドレスラッチ１０９はアドレス信号１１０を出力して
おり、加算器１１１により１が加えられる。制御信号１
０５によりラッチ１０１は加算器出力１ｏ○をラッチし
ておシ、マルチプレクサ１０７はラッチ出力１０３を選
択して出力している。次のタイミングでアドレスラッチ
１０９はマルチプレクサ１０７の出力信号１０８をラッ
チし、アドレス信号１１０は１だけ増加した値に変化す
る。通常使用ではこの動作を繰返して行ない、アドレス
信号は１ステツプに１ずつ増加する。比較器１１５は常
にアドレス信号１１０とループアドレス信号１１４を比
較しており、一致すると出力信号１１６をループカウン
タ１１２に送る。ループカウンタ１１２はカウンタの値
を１減らし、値がＯにならなければ制御信号１１了を出
力してマルチプレクサ１０７を切換える。マルチプレク
サは次の１サイクルの間、戻り先アドレスをラッチして
いるラッチ１０２の出力１０４を選択している。アドレ
スラッチ１０９は戻り先アドレスをラッチする。ループ
カウンタ１１２が０になった場合には制御信号１１７は
出力されない。
おり、加算器１１１により１が加えられる。制御信号１
０５によりラッチ１０１は加算器出力１ｏ○をラッチし
ておシ、マルチプレクサ１０７はラッチ出力１０３を選
択して出力している。次のタイミングでアドレスラッチ
１０９はマルチプレクサ１０７の出力信号１０８をラッ
チし、アドレス信号１１０は１だけ増加した値に変化す
る。通常使用ではこの動作を繰返して行ない、アドレス
信号は１ステツプに１ずつ増加する。比較器１１５は常
にアドレス信号１１０とループアドレス信号１１４を比
較しており、一致すると出力信号１１６をループカウン
タ１１２に送る。ループカウンタ１１２はカウンタの値
を１減らし、値がＯにならなければ制御信号１１了を出
力してマルチプレクサ１０７を切換える。マルチプレク
サは次の１サイクルの間、戻り先アドレスをラッチして
いるラッチ１０２の出力１０４を選択している。アドレ
スラッチ１０９は戻り先アドレスをラッチする。ループ
カウンタ１１２が０になった場合には制御信号１１７は
出力されない。
以上のように本実施例によれば、マルチプレクサ１組と
、ラッチ４組と、加算回路と、比較器とカウンタとそれ
らを制御するゲート回路を設けることにより、命令を、
デコードすることなく、高速にループ処理を行なうこと
ができる。
、ラッチ４組と、加算回路と、比較器とカウンタとそれ
らを制御するゲート回路を設けることにより、命令を、
デコードすることなく、高速にループ処理を行なうこと
ができる。
発明の詳細
な説明したように、本発明によれば高速にロス無くルー
プすることができ、特に高速繰返し処理が必要な信号処
理分野で有効であり、その実用的効果は大きい。
プすることができ、特に高速繰返し処理が必要な信号処
理分野で有効であり、その実用的効果は大きい。
第１図は本発明における実施例の高速ループ回路のブロ
ックダイヤグラム、第２図は従来のループ回路のブロッ
クダイヤグラムである。 １００・・・・・・加算後のアドレス信号、１０１゜１
０２・・・・・・ラッチ、１０３，１０４・・・・・・
ラッチ出力、１０５，１０６・・・・・・ラッチの制御
信号、１０７・・・・・・マルチプレクサ、１０８・・
・・・・マルチプレクサ出力信号、１０９・・・・・・
アドレスラッチ、１１０・・・・・・アドレス信号、１
１１・・・・・・加算器、１１２・・・・・・ループカ
ウンタ、１１３・・・・・・ループアドレスラッチ、１
１４・・・・・ラッチ出力信号、１１６・・・・・・比
較器、１１６・・・・・・比較器の出力信号、１１７・
・・・・・マルチプレクサ制御信号、２００・・・・・
・戻り先アドレスラッチ、２０１・・・・・・戻り先ア
ドレス信号、２０２・・・・・増分アドレス信号、２０
３・・・・・・マルチプレクサ、２０４・・・・・マル
チプレクサ制御信号、２０５・・・・・・ループカウン
タ、２０６・・・・・・マルチプレクサ出力信号、２０
７・・・・・・加算回路、２０８・・・・・・アドレス
ラッチ、２０９・・・・・・ループ命令信号、２１０・
・・・・・アドレス信号、２１１・・・・・命令用メモ
リ、２１２・・・・・・命令信号、２１３・・・・・・
命令デコーダ。
ックダイヤグラム、第２図は従来のループ回路のブロッ
クダイヤグラムである。 １００・・・・・・加算後のアドレス信号、１０１゜１
０２・・・・・・ラッチ、１０３，１０４・・・・・・
ラッチ出力、１０５，１０６・・・・・・ラッチの制御
信号、１０７・・・・・・マルチプレクサ、１０８・・
・・・・マルチプレクサ出力信号、１０９・・・・・・
アドレスラッチ、１１０・・・・・・アドレス信号、１
１１・・・・・・加算器、１１２・・・・・・ループカ
ウンタ、１１３・・・・・・ループアドレスラッチ、１
１４・・・・・ラッチ出力信号、１１６・・・・・・比
較器、１１６・・・・・・比較器の出力信号、１１７・
・・・・・マルチプレクサ制御信号、２００・・・・・
・戻り先アドレスラッチ、２０１・・・・・・戻り先ア
ドレス信号、２０２・・・・・増分アドレス信号、２０
３・・・・・・マルチプレクサ、２０４・・・・・マル
チプレクサ制御信号、２０５・・・・・・ループカウン
タ、２０６・・・・・・マルチプレクサ出力信号、２０
７・・・・・・加算回路、２０８・・・・・・アドレス
ラッチ、２０９・・・・・・ループ命令信号、２１０・
・・・・・アドレス信号、２１１・・・・・命令用メモ
リ、２１２・・・・・・命令信号、２１３・・・・・・
命令デコーダ。
Claims (1)
- マルチプレクサ１組と、ラッチ４組と、加算回路と、比
較器と、カウンタと、ゲート回路より構成され、第１の
ラッチの出力端子が加算回路の入力端子と比較器の一方
の入力端子とに接続され、前記加算回路の出力端子が第
２、第３のラッチの入力端子と接続され、前記第２、第
３のラッチの出力端子がマルチプレクサの入力端子と接
続され、前記マルチプレクサの出力端子が前記第１のラ
ッチの入力端子と接続され、第４のラッチの出力端子が
前記比較器の他方の入力端子と接続され、前記比較器の
出力端子がカウンタの入力端子と接続され、前記カウン
タの第１と第２と第３の出力端子が夫々前記第２、第３
のラッチと前記マルチプレクサの制御端子と接続されて
なり、前記マルチプレクサは無制御時には前記第２のラ
ッチからの入力信号を出力し、制御時には前記第３のラ
ッチからの入力信号を出力し、前記比較器は両方の入力
信号が一致する時に前記カウンタの設定値を１減少し、
前記カウンタの設定値が１になる迄前記第３の出力端子
に制御信号を出力する事を特徴とする高速ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14066086A JPS62296232A (ja) | 1986-06-17 | 1986-06-17 | 高速ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14066086A JPS62296232A (ja) | 1986-06-17 | 1986-06-17 | 高速ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296232A true JPS62296232A (ja) | 1987-12-23 |
Family
ID=15273803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14066086A Pending JPS62296232A (ja) | 1986-06-17 | 1986-06-17 | 高速ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021060969A (ja) * | 2019-07-10 | 2021-04-15 | ウルトラソック、テクノロジーズ、リミテッドＵｌｔｒａＳｏＣ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｌｔｄ． | トレースデータの取扱い |
-
1986
- 1986-06-17 JP JP14066086A patent/JPS62296232A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021060969A (ja) * | 2019-07-10 | 2021-04-15 | ウルトラソック、テクノロジーズ、リミテッドＵｌｔｒａＳｏＣ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｌｔｄ． | トレースデータの取扱い |
| US11989111B2 (en) | 2019-07-10 | 2024-05-21 | Siemens Industry Software Inc. | Handling trace data for jumps in program flow |
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