JPS58107960A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS58107960A JPS58107960A JP20653781A JP20653781A JPS58107960A JP S58107960 A JPS58107960 A JP S58107960A JP 20653781 A JP20653781 A JP 20653781A JP 20653781 A JP20653781 A JP 20653781A JP S58107960 A JPS58107960 A JP S58107960A
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- JP
- Japan
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- counter
- repetitive
- program
- processing sequence
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003252 repetitive effect Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、マイクロプロセッサ、脣に、プログラムメモ
リからブロソラム全断み出すためのアドレス元生懺何全
宮ひマイクロプロセッサに関する。
リからブロソラム全断み出すためのアドレス元生懺何全
宮ひマイクロプロセッサに関する。
一般に、デジタル処理に２いで、同じ処理シーケンスを
イー」回か繰り返したいろに合は像て多い。
イー」回か繰り返したいろに合は像て多い。
このん合、従来のマイクロプロセッサはソフトウェアで
対処していた。
対処していた。
すなわち、例えは次のようなプログラムである。
１）しろレジスタ（ｌたにメモリ）に繰返１数全セット
する。
する。
１１）繰返処理シーダンスを兼行する。
１１）練返回数をまたけ減算する。
ｉｖ）減算の粘未がＯでなげ２″Ｌは繰返処理シーケン
スの破りの筒金のアドレスに分岐する。
スの破りの筒金のアドレスに分岐する。
この′ｃ／１１のように繰返回数を制御するだけのステ
ップ１ｉｉ） ｉｖ）は必ず味斌薗数だけ実行さｎな
けｎはならない。
ップ１ｉｉ） ｉｖ）は必ず味斌薗数だけ実行さｎな
けｎはならない。
この楓返ｌＯＪ数の制御部分は、特に練返処理シーケン
スのステップ数が短い揚台大きな割合を占めることにな
り実行時間が増大して効率が悪くなってしまう。
スのステップ数が短い揚台大きな割合を占めることにな
り実行時間が増大して効率が悪くなってしまう。
すなわち、従来のマイクロプロセッサは実行時間が刀≧
かり幼軍が惑いという欠点がめった。
かり幼軍が惑いという欠点がめった。
本発明の１同は実行時ｉＢ］を短縮し効率を向上できる
マイクロプロ１ツサを提供することにある。
マイクロプロ１ツサを提供することにある。
すなわち、本発明の目的は、上記繰返回数を制御するス
テップを不袈とし、効率の艮い繰り返し処理が可能なマ
イクロプロセッサを提供することにある。
テップを不袈とし、効率の艮い繰り返し処理が可能なマ
イクロプロセッサを提供することにある。
・ 本発明のマイクロプロ１ツサは、繰返処理シーケン
スを含むフ゛ログラムを記憶するフログラムメモリと、
前記プログラムラ読み出すための続出アドレス全格納す
るプログラムカウンタと、前記繰返処理シーケンスの最
初の命令全指示する反復アドレスを前記繰返処理シーケ
ンスの実行に先だって格納する反復アドレスレジスタと
、前記繰返処理シーケンスの実行に先だって繰返回数が
設定さｎ前記慄返処理シーケンスの最後の命令でカワン
トダウンさ扛計数信号を出力するカウンタと、前記計数
信号が零でないときに繰返指示信号を出力する判別回路
と、前記繰返指示信号が供給さｎたときに前記反復アド
レスを前記プログラムカウンタに転送ゼしめる制御回路
とを富んで構成さｎる。
スを含むフ゛ログラムを記憶するフログラムメモリと、
前記プログラムラ読み出すための続出アドレス全格納す
るプログラムカウンタと、前記繰返処理シーケンスの最
初の命令全指示する反復アドレスを前記繰返処理シーケ
ンスの実行に先だって格納する反復アドレスレジスタと
、前記繰返処理シーケンスの実行に先だって繰返回数が
設定さｎ前記慄返処理シーケンスの最後の命令でカワン
トダウンさ扛計数信号を出力するカウンタと、前記計数
信号が零でないときに繰返指示信号を出力する判別回路
と、前記繰返指示信号が供給さｎたときに前記反復アド
レスを前記プログラムカウンタに転送ゼしめる制御回路
とを富んで構成さｎる。
すなわち、本発明のマイクロプロセッサは、反復アドレ
スヲ・しく持する反復アドレスレジスタと、カウンタと
、カウンタの内存ヲ刊別する判別回路と、前記カウンタ
が動作した時、結果を前記判別回路が＋」別することに
よリブロクラムカウンタに前記反復アドレス全転込する
かどうか’に＆定する制御回路とを少なくとも備えて構
成さｎる。
スヲ・しく持する反復アドレスレジスタと、カウンタと
、カウンタの内存ヲ刊別する判別回路と、前記カウンタ
が動作した時、結果を前記判別回路が＋」別することに
よリブロクラムカウンタに前記反復アドレス全転込する
かどうか’に＆定する制御回路とを少なくとも備えて構
成さｎる。
次に、本発明の芙施例について図面全該照して胱明する
。
。
纂１図は、本発明の一笑話例？示すブロック図でりる。
Ｍ１図において、ＰＣはプログラムカウンタ。
ｂＡＲは反復アドレスレジスタ、ＤＥＣ：はカウンタ、
ＺにカウンタＵＪａｅから出力ざｎる計数信号Ｃが０と
なったかどうか全判断する判断回路、しへ１゛Ｌは制仙
ｊ回路、ＭＥＭにプログラムメモリを七し七〇示してい
る。
ＺにカウンタＵＪａｅから出力ざｎる計数信号Ｃが０と
なったかどうか全判断する判断回路、しへ１゛Ｌは制仙
ｊ回路、ＭＥＭにプログラムメモリを七し七〇示してい
る。
プログラムカウンタｐ Ｃ４４，フログラムメモリ立Ｅ
ΔｉＶｃ格納したプログラムをｉ２．み出丁ための耽出
アドレスａｉ指定するカウンタで、命令ｔプログラムメ
モリΔｉ ＝ Ｍからりじみ出すごとに＋１カウント−
嘩−ろものでるる。
ΔｉＶｃ格納したプログラムをｉ２．み出丁ための耽出
アドレスａｉ指定するカウンタで、命令ｔプログラムメ
モリΔｉ ＝ Ｍからりじみ出すごとに＋１カウント−
嘩−ろものでるる。
カウンタＬ） Ｌ Ｃｆ；フログラムに含ＩγＬる繰返
処理シーケンスの破佐の両管により−１カワント亡夫行
し、６−ｒ数１６もＣ七出力する。
処理シーケンスの破佐の両管により−１カワント亡夫行
し、６−ｒ数１６もＣ七出力する。
判別り始Ｚに計数信ちＣ〃≧等でなｒＪγＬは１反復ア
ドレスレジスタＢＡＬＬに格納さｒした反復アドレスｂ
＝、＜プログラムカウンタＰしに転送すること葡１、
ｊｉｌ鵠回路しｉＮ Ｔ Ｌに指示するための＋昧返柘
示・１占゛号ｄ全ＩｔＩｈする。
ドレスレジスタＢＡＬＬに格納さｒした反復アドレスｂ
＝、＜プログラムカウンタＰしに転送すること葡１、
ｊｉｌ鵠回路しｉＮ Ｔ Ｌに指示するための＋昧返柘
示・１占゛号ｄ全ＩｔＩｈする。
本発明の一拠繻υ；ｊでめる呂１１の栴取の慟付。
λ、ニジ魅し処理を行なうためりプログラムは次のニジ
になる。
になる。
１）カウンタＩＪＩＪＣは源返回数をセットする。
１１）反復アドレスレジスタｂＡ九に、峠送処理ンーグ
ンスの成功の命令ヲｊｄ示する反復アト ５− レスをセットする。
ンスの成功の命令ヲｊｄ示する反復アト ５− レスをセットする。
Ｈｉ）ｉ返処理シーケンスｔ−実行する。
ｉｖ） Ｍａ返処理ンーケンスの最後の命令でカウンタ
ＬＩＥＣに格納さｎている計数信号＝−１カウントする
。
ＬＩＥＣに格納さｎている計数信号＝−１カウントする
。
判別回路２では％繰返処理シーケンスの最後の命令で、
カウンタＤＥＣが一１カウントさｎ、その結兼が苓でな
けｎばプログラムカウンタＰＣに反復アドレスレジスタ
ｊｊＡＲに格納さｎている反復アドレスｂが転送さｎる
のでＳ Ｖａ） の繰返処理シーケンスが再び実行さ
扛る。
カウンタＤＥＣが一１カウントさｎ、その結兼が苓でな
けｎばプログラムカウンタＰＣに反復アドレスレジスタ
ｊｊＡＲに格納さｎている反復アドレスｂが転送さｎる
のでＳ Ｖａ） の繰返処理シーケンスが再び実行さ
扛る。
この冶金、１ｖ）の命令は、刀つンタ館令のようにプロ
グラムメモリの１語金占める必貴は必ずしもなく、＋＋
＋）の繰り返したい処理シーケンスの最後の館今に例え
ばカウント指示ビットという形で含ませ％実行を同時に
行なうようにしてもよい。
グラムメモリの１語金占める必貴は必ずしもなく、＋＋
＋）の繰り返したい処理シーケンスの最後の館今に例え
ばカウント指示ビットという形で含ませ％実行を同時に
行なうようにしてもよい。
従って、１ｖ）のステップは実質的に無くすることもで
きるとともに促来必要な分岐命令は全く心安なくなるの
で１１）の繰返処理シーケンスだけが繰９返さｒｂ、効
率の良い繰り返しとなる。
きるとともに促来必要な分岐命令は全く心安なくなるの
で１１）の繰返処理シーケンスだけが繰９返さｒｂ、効
率の良い繰り返しとなる。
６−
なお、ＩＩ）のステップが従来例より増えているか、こ
のステップは繰り返さγＬることが無いので七γしによ
る実行時間の増加は開店とならない。
のステップは繰り返さγＬることが無いので七γしによ
る実行時間の増加は開店とならない。
本発明のマイクロプロセッサは、４１Ｊ別回路を追加す
ることにより、繰返処理シーケンスを繰り返えして実行
するか否かの条件判断ｋ Ｍ：ｉ４返処理シーケンスの
次におかずした分岐命令で行なう代りに。
ることにより、繰返処理シーケンスを繰り返えして実行
するか否かの条件判断ｋ Ｍ：ｉ４返処理シーケンスの
次におかずした分岐命令で行なう代りに。
踪返処理シーケンスの最後の命令の実行時に行なうこと
ができるので、実行時間が短縮ざｎ効率を向上−（゛す
るという効果がある。
ができるので、実行時間が短縮ざｎ効率を向上−（゛す
るという効果がある。
第１図は本発明の一夾施例缶水すブロック図である。
ＰＣ・・・・・・プログラムカウンタ、 ＢＡＩＬ・・
・・・・反復アドレスレジスタ、ｉｌｌ！；（：・・・
・・・カウンタ、２・・・・・・判別Ｉ・ｊ路、ＣＩＮ
’ｌ’ｌ、・・・・・偏」御回路、ＭＥＭ・・、・１．
プログラムメモリ、ａ・・・・・・読出アドレス、ｂ・
・・・・・反復アドレス、Ｃ・・・・・・計数信号、ｄ
・・・・・・繰返指示信号。 代理人 弁理士
内 原 晋７− Ｌ ／ Ｖ ３０３−
・・・・反復アドレスレジスタ、ｉｌｌ！；（：・・・
・・・カウンタ、２・・・・・・判別Ｉ・ｊ路、ＣＩＮ
’ｌ’ｌ、・・・・・偏」御回路、ＭＥＭ・・、・１．
プログラムメモリ、ａ・・・・・・読出アドレス、ｂ・
・・・・・反復アドレス、Ｃ・・・・・・計数信号、ｄ
・・・・・・繰返指示信号。 代理人 弁理士
内 原 晋７− Ｌ ／ Ｖ ３０３−
Claims (1)
- 森送処理シーダンスを含むフログラムを記憶するプログ
ラムメモリと、前記フログラムｋ 診ｔ ＋ 吊すため
の読出アドレス會格梢するプログラムカウンタと、前記
繰返処理シーケンスの最初の節令全指示する反りアドレ
スを前記繰返処理シーケンスの実行に先だって格納する
反復アドレスレジスタと、前記ＩＭｕ処理処理グーケン
ス行に元たって繰返回数が設定さｎ前記繰返処理シーケ
ンスの取俊の命令でカウントダウンさｎ計数信号を出力
するカウンタと、前記計数倍号炉零でないとぎに繰返指
示信号を出力する判別回路と、前記味返指示信号が供給
さｎたときに前記反復アドレスを前記プログラムカウン
タに転送ゼしめる制御１国路とを含しことｔ−％１とす
るマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20653781A JPS58107960A (ja) | 1981-12-21 | 1981-12-21 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20653781A JPS58107960A (ja) | 1981-12-21 | 1981-12-21 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107960A true JPS58107960A (ja) | 1983-06-27 |
Family
ID=16525005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20653781A Pending JPS58107960A (ja) | 1981-12-21 | 1981-12-21 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157637A (ja) * | 1983-12-30 | 1985-08-17 | テレコミユニカシオン・ラジオエレクトリツク・エ・テレホニク・テ・アール・テ | プログラムメモリ導出命令に基づきデータ処理するプロセツサ |
| EP0231928A2 (en) * | 1986-02-03 | 1987-08-12 | Nec Corporation | Program control circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101851A (ja) * | 1972-04-01 | 1973-12-21 | ||
| JPS54149438A (en) * | 1978-05-16 | 1979-11-22 | Nippon Telegr & Teleph Corp <Ntt> | Sequence control circuit |
-
1981
- 1981-12-21 JP JP20653781A patent/JPS58107960A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48101851A (ja) * | 1972-04-01 | 1973-12-21 | ||
| JPS54149438A (en) * | 1978-05-16 | 1979-11-22 | Nippon Telegr & Teleph Corp <Ntt> | Sequence control circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157637A (ja) * | 1983-12-30 | 1985-08-17 | テレコミユニカシオン・ラジオエレクトリツク・エ・テレホニク・テ・アール・テ | プログラムメモリ導出命令に基づきデータ処理するプロセツサ |
| EP0231928A2 (en) * | 1986-02-03 | 1987-08-12 | Nec Corporation | Program control circuit |
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