JPS5892041A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS5892041A JPS5892041A JP56189309A JP18930981A JPS5892041A JP S5892041 A JPS5892041 A JP S5892041A JP 56189309 A JP56189309 A JP 56189309A JP 18930981 A JP18930981 A JP 18930981A JP S5892041 A JPS5892041 A JP S5892041A
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- 238000001514 detection method Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高度に先１り制御を行なうためのデータ処理装
置に関し、特に先行するストア系命令と後続命令のアド
レスに関するコンフリクト制御を行なう先行制御装置に
関するものである。
置に関し、特に先行するストア系命令と後続命令のアド
レスに関するコンフリクト制御を行なう先行制御装置に
関するものである。
周知のように、高度に先回り制御を行なうデータ処理装
置では、一般に命令の処理を数ステップ、例えば命令の
続出し、デコード、オペランドアドレスの計算を行なう
デコードステージ（以後、Ｄステージと略す）、オペラ
ンドの読出しを行なうアソシエーションステージ（以後
、Ａステージと略す）、オペランドの転送を行なうロー
ドステージ（以後、Ｌステージと略す）、命令を実行す
るイクゼキューションステージ（以後、Ｅステージと略
す）の４ステツプに分け、各ステージを、Ｓイブライン
形式で並列に処理する方式がとられる。
置では、一般に命令の処理を数ステップ、例えば命令の
続出し、デコード、オペランドアドレスの計算を行なう
デコードステージ（以後、Ｄステージと略す）、オペラ
ンドの読出しを行なうアソシエーションステージ（以後
、Ａステージと略す）、オペランドの転送を行なうロー
ドステージ（以後、Ｌステージと略す）、命令を実行す
るイクゼキューションステージ（以後、Ｅステージと略
す）の４ステツプに分け、各ステージを、Ｓイブライン
形式で並列に処理する方式がとられる。
第１図はその通常の命令処理フローを示しだもので、実
効的に命令はｌサイクルで処理される。ここで、Ｄ−Ａ
−Ｌの各ステージは先行制御装置が関与し、Ｅステージ
は演算装置が関与する。
効的に命令はｌサイクルで処理される。ここで、Ｄ−Ａ
−Ｌの各ステージは先行制御装置が関与し、Ｅステージ
は演算装置が関与する。
今、このような専用の先行制御装置を有するデ−夕処理
装置において、第２図（ａ）の如く、ストア命令（ＳＴ
命令）とロード命令（Ｌ命令）が記憶値陵内の同一アド
レスをアクセスする場合を考える。第２図（ａ）は、８
バイト境界内の２〜６バイトがストア命令で書換わり、
４〜８バイトがロード命令で読出される例である。さて
、第１図の命令処理フローに従い、ストア命令の記憶装
置に対する書込み要求はＥステージで出されるが、ロー
ド命令のオペランドは先行制御装置によりＡステージで
読み出される。第２図（ｂ）はそのＪ４ ｆの命令処理
フローで、先行制御装置は前の命令のストア命令で書き
換えられる前のオペランドを読み出してしまうだめ、ロ
ード命令は正しく実行されないことが分かる。このため
、従来は先行するストア系命令のストア・アドレスと後
続命令のオペランド・フェッチ・アドレスの一致／不一
致を検出（オペランド・ストア・コンフリクトの検出（
オペランド・ストア・コンフリクトの検出と言い、以後
、Ｏ２０の検出と略す）して、先行制御装置のステージ
を制御し、一致した場合、後続命令によるオペランドの
読出しを遅らせ、命令が正しく処理されることを保障し
ている。第３図（Ｃ）はこの場合の命令処理フローであ
る。
装置において、第２図（ａ）の如く、ストア命令（ＳＴ
命令）とロード命令（Ｌ命令）が記憶値陵内の同一アド
レスをアクセスする場合を考える。第２図（ａ）は、８
バイト境界内の２〜６バイトがストア命令で書換わり、
４〜８バイトがロード命令で読出される例である。さて
、第１図の命令処理フローに従い、ストア命令の記憶装
置に対する書込み要求はＥステージで出されるが、ロー
ド命令のオペランドは先行制御装置によりＡステージで
読み出される。第２図（ｂ）はそのＪ４ ｆの命令処理
フローで、先行制御装置は前の命令のストア命令で書き
換えられる前のオペランドを読み出してしまうだめ、ロ
ード命令は正しく実行されないことが分かる。このため
、従来は先行するストア系命令のストア・アドレスと後
続命令のオペランド・フェッチ・アドレスの一致／不一
致を検出（オペランド・ストア・コンフリクトの検出（
オペランド・ストア・コンフリクトの検出と言い、以後
、Ｏ２０の検出と略す）して、先行制御装置のステージ
を制御し、一致した場合、後続命令によるオペランドの
読出しを遅らせ、命令が正しく処理されることを保障し
ている。第３図（Ｃ）はこの場合の命令処理フローであ
る。
しかし、従来の処理装置は０８Ｃの検出を８バイト境界
までの一改しか見ておらず、８バイト境界を越えるアド
レスに対してはＯ２０の検出をしていない。そのため、
ストアデータが８バイト境界を４えてストアされる時は
、Ｏ２０が発することを考這して先行制御装置をリセッ
トし、先行側Ｎのオーバラップを禁出（１−）ｅｆｅａ
ｔ ０ｖｅ（ＩＢｐと言い、以後、ＤＯＬと略す）し
て処理していた。
までの一改しか見ておらず、８バイト境界を越えるアド
レスに対してはＯ２０の検出をしていない。そのため、
ストアデータが８バイト境界を４えてストアされる時は
、Ｏ２０が発することを考這して先行制御装置をリセッ
トし、先行側Ｎのオーバラップを禁出（１−）ｅｆｅａ
ｔ ０ｖｅ（ＩＢｐと言い、以後、ＤＯＬと略す）し
て処理していた。
従って、後続の命令は命令読出しから実行されることに
なり、先回り制御の利点が損なわれる欠点があった。第
３図（ａ）は８バイト境界を越えてストアされる時のア
クセス例、第３図（ｂ）はその場合の従来の命令処理フ
ローである。なお、８バイト童界を越えるアドレスに対
してもＯ２０の検出を行なえばよいが、ハードウェア量
が増加するという開明がある。
なり、先回り制御の利点が損なわれる欠点があった。第
３図（ａ）は８バイト境界を越えてストアされる時のア
クセス例、第３図（ｂ）はその場合の従来の命令処理フ
ローである。なお、８バイト童界を越えるアドレスに対
してもＯ２０の検出を行なえばよいが、ハードウェア量
が増加するという開明がある。
本発明の目的とするところは上記の如き問題点を除去す
るものであり、高度に先回り制御を行なう先行制御装置
を有するデータ処理装置において、先行制御装置をリセ
ットして命令読出しから再開することなく、また少ない
ハードウェア量で８バイト境界を確えるストア系命令を
検出し、その検出結果により、処理ステージを制御する
ことにある。
るものであり、高度に先回り制御を行なう先行制御装置
を有するデータ処理装置において、先行制御装置をリセ
ットして命令読出しから再開することなく、また少ない
ハードウェア量で８バイト境界を確えるストア系命令を
検出し、その検出結果により、処理ステージを制御する
ことにある。
上記の目的を達成するため、本発明では先行制御値＃ｔ
Ｋストア系命令検出回路をもうけ、オペレーション・コ
ード、オペランド−アドレス、レングス、マスク長を参
照してストアデータが８バイト境界を峨えるかテストし
、もし越える場合にはステージが進むのを抑市すること
により、後続命令の処理を抑市するものである。
Ｋストア系命令検出回路をもうけ、オペレーション・コ
ード、オペランド−アドレス、レングス、マスク長を参
照してストアデータが８バイト境界を峨えるかテストし
、もし越える場合にはステージが進むのを抑市すること
により、後続命令の処理を抑市するものである。
次に本発明の一実施例につき図面を用いて詳細に説明す
る。
る。
次に本発明の一実施例につき図面を用いて詳細に説明す
る。
る。
第４図は本発明の一実施例のブロック図を示しりちので
ある。命令バッファレジスタ（図示せず）から切り出き
れた命令は命令レジスタｌにセットされる。１０１〜１
０５は命令レジスタｌの出力線で、ｌＯｌは命令コード
が乗る信号線、１０２ｄベースレジスタ・アドレスが乗
る信号線、ＩＣｌ３はインデクス・レジスタ・アドレス
が乗る信号線、１０４はＳＳ形式命令のオペランドレン
グスが乗る信号ｓ、１ｏｓＶｉデイスプレースメントが
乗る信号線である。命令のタイプにより信号線１０２，
１０３で示されたアドレスの汎用レジスタ２の内容が読
出され、そのペース・レジスタ、インデクス・レジスタ
の内容がそれぞれ信号＠（資）。
ある。命令バッファレジスタ（図示せず）から切り出き
れた命令は命令レジスタｌにセットされる。１０１〜１
０５は命令レジスタｌの出力線で、ｌＯｌは命令コード
が乗る信号線、１０２ｄベースレジスタ・アドレスが乗
る信号線、ＩＣｌ３はインデクス・レジスタ・アドレス
が乗る信号線、１０４はＳＳ形式命令のオペランドレン
グスが乗る信号ｓ、１ｏｓＶｉデイスプレースメントが
乗る信号線である。命令のタイプにより信号線１０２，
１０３で示されたアドレスの汎用レジスタ２の内容が読
出され、そのペース・レジスタ、インデクス・レジスタ
の内容がそれぞれ信号＠（資）。
１０７を介して３人力アドレス中アダー３に入力される
。３人力アドレス・アダー３の残りの人力は、命令レジ
スタｌのディスプレースメントが信号線１０５を介して
直接与えられる。３人力アドレス・アダー３はベースレ
ジスタ、インデクスレジスタ、ディスプレースメントを
加算し、信号線１０８を介して各アドレス・レジスタ及
びＯ８Ｃ検出回路４にデータを送出する。１０９は３人
力アドレス・アダー３の下３ピッ） （ＢＣ）が乗る信
号線である。５け命令レジスタｌのディレィ・ラッチで
、命令のθバイト目と１バイト目を保持する。６は命令
コードをデコードするデコーダであり、信号１１１１０
゜１１１及び１】２を介して本発明の特徴である固定長
ストア系命令検出回路７、可変長ストア系命令検出卸路
８及びマスク。ストア系命令検出回路９に入力される。
。３人力アドレス・アダー３の残りの人力は、命令レジ
スタｌのディスプレースメントが信号線１０５を介して
直接与えられる。３人力アドレス・アダー３はベースレ
ジスタ、インデクスレジスタ、ディスプレースメントを
加算し、信号線１０８を介して各アドレス・レジスタ及
びＯ８Ｃ検出回路４にデータを送出する。１０９は３人
力アドレス・アダー３の下３ピッ） （ＢＣ）が乗る信
号線である。５け命令レジスタｌのディレィ・ラッチで
、命令のθバイト目と１バイト目を保持する。６は命令
コードをデコードするデコーダであり、信号１１１１０
゜１１１及び１】２を介して本発明の特徴である固定長
ストア系命令検出回路７、可変長ストア系命令検出卸路
８及びマスク。ストア系命令検出回路９に入力される。
１】４はｓｓ形式命令のレングスが乗る信号線、１１５
はマスク命令のマスク部が乗る信号線である。１０は各
ストア系命令検出信号を論理和（ＯＲ）する０Ｒ（９）
路であり、その出力１２０はステージ制御回路１１に入
力されて、ステージが進むのを抑止する。
はマスク命令のマスク部が乗る信号線である。１０は各
ストア系命令検出信号を論理和（ＯＲ）する０Ｒ（９）
路であり、その出力１２０はステージ制御回路１１に入
力されて、ステージが進むのを抑止する。
一般に処理装置で使用されるストア系命令は、（Ａ）固
定長ストア命令（２，４，８バイト固定） （Ｂ）可変長ストア命令（８８形式命令）（Ｃ）マスク
命令 に分類される。ここでは便宜上固定長ストア命令として
８ｔｏ（ｅ （以下８Ｔ命令と略す）、可変長命令とし
てＭｏｖｅ Ｃｈａｒａｃｔｅｒ命令（以下ＭＶＣ命
令と略す）、マスク命令として８ｔｏｒｅ Ｃｈａｒ
ａｃｔｅｒｓ Ｕｎｄｅｒ Ｍａｓｋ命令（以下
ＳＴＣＭ命令と略す）を取りＥげることとする。
定長ストア命令（２，４，８バイト固定） （Ｂ）可変長ストア命令（８８形式命令）（Ｃ）マスク
命令 に分類される。ここでは便宜上固定長ストア命令として
８ｔｏ（ｅ （以下８Ｔ命令と略す）、可変長命令とし
てＭｏｖｅ Ｃｈａｒａｃｔｅｒ命令（以下ＭＶＣ命
令と略す）、マスク命令として８ｔｏｒｅ Ｃｈａｒ
ａｃｔｅｒｓ Ｕｎｄｅｒ Ｍａｓｋ命令（以下
ＳＴＣＭ命令と略す）を取りＥげることとする。
第５図乃至第７図は本発明の特徴である各ストア系命令
検出回路の詳細図である。
検出回路の詳細図である。
第５図は固定長ストア系命令検出（ロ）路７を示してい
る。第４図のデコーダ６でそれぞれ８バイト、４バイト
、２バイトの固定長ストア命令がデコードされると信号
線１１０が“１”となる。信号線１１０が甲になると、
比較器１１．１２．１３により、それぞれ３人力アドレ
スアダー３の下３ビットが乗る信号線１０９のデータ（
ＢＣ）と設定値″′ｌ”、５ ＊、“７″が比較され、
結果がＯＲ回路１４を通して信号線１１６に出力される
。ここで、ＳＴ命令は４バイト・データをストアする命
令なので１２の比較器が有効となる。
る。第４図のデコーダ６でそれぞれ８バイト、４バイト
、２バイトの固定長ストア命令がデコードされると信号
線１１０が“１”となる。信号線１１０が甲になると、
比較器１１．１２．１３により、それぞれ３人力アドレ
スアダー３の下３ビットが乗る信号線１０９のデータ（
ＢＣ）と設定値″′ｌ”、５ ＊、“７″が比較され、
結果がＯＲ回路１４を通して信号線１１６に出力される
。ここで、ＳＴ命令は４バイト・データをストアする命
令なので１２の比較器が有効となる。
そして、
（ｉ） ＢＣ＜ｓの時
８Ｔ命令と後続の命令のＯ８ｃは通常のＯ８Ｃ検出回路
４で認識される。
４で認識される。
（ｉ） ５（ＢＣＯ時
８Ｔ命令Ｆｉ８バイト境界を補えるので、（支）定長ス
トア系命令検出回路７の出力線１１６は′１″となり、
後続の命令のステージは抑止される。同時に通常のＯ８
Ｃ検出回路でＯ２０が発生していてもステージは抑止さ
れるので、その後正しく命令は実行される。
トア系命令検出回路７の出力線１１６は′１″となり、
後続の命令のステージは抑止される。同時に通常のＯ８
Ｃ検出回路でＯ２０が発生していてもステージは抑止さ
れるので、その後正しく命令は実行される。
第６図は可変長命令検出回路８を示している。
ＭＶＣ命令は核命令で示されるレングス（Ｌ）分だけデ
ータをストアするものである。信号線ＩＣ９に乗る３人
力アドレスアダー３の下３ビット・データー（ＢＣ）と
信号線１１４に乗るレングスデータ（Ｌ）は加算器２】
で加算され、加算結果（ＢＣ＋Ｌ）が大小比較器ρの一
方の入力となる。大小比較器ρの他方の入力には設定値
“８″が与えられる。デコーダ６でＭＶＣ命令がデコー
ドされ、信号線１１１が“ｌ”になると、大小比較器η
によりＢＣ＋Ｌと８の大小が比較され、結果が信号＃１
］７に出力される。
ータをストアするものである。信号線ＩＣ９に乗る３人
力アドレスアダー３の下３ビット・データー（ＢＣ）と
信号線１１４に乗るレングスデータ（Ｌ）は加算器２】
で加算され、加算結果（ＢＣ＋Ｌ）が大小比較器ρの一
方の入力となる。大小比較器ρの他方の入力には設定値
“８″が与えられる。デコーダ６でＭＶＣ命令がデコー
ドされ、信号線１１１が“ｌ”になると、大小比較器η
によりＢＣ＋Ｌと８の大小が比較され、結果が信号＃１
］７に出力される。
そして、
（ｉ） Ｂ Ｃ＋ Ｌ ＜ ８の時
ＭＶＣ命令と後続の命令のＯ２０は通常のＯ８Ｃ検出回
路４で認識される。
路４で認識される。
（ｉリ ＢＣ＋Ｌン８の時
ＭＶＣ命令は８バイト境界を越えてデータをストアする
ので、可変長ストア系命令検出（ロ）路８の出力線１１
７が”ｌ”となり、ステージは抑止される。
ので、可変長ストア系命令検出（ロ）路８の出力線１１
７が”ｌ”となり、ステージは抑止される。
第７図はマスク・ストア系命令検出回路を示している。
ＳＴＣＭ命令のマスク部に対応するバイトのみストアす
るものである。例えばＭ＝ＯＩ ０１０時、命令で示さ
れる汎用レジスタの１バイト目と３バイト目が記憶装簀
上に連続してストアされる。命令のマスク部（Ｍ） ＃
−ｉ信号線１１５を通して加算器３１に与えられる。加
算器３１は、このマスク部（Ｍ）の１″の数と信号線１
０９に乗る３人力アドレスアダー３の下３ビット・デー
タ（ＢＣ）とを加算し、加算結果を大小比較器３２に与
える（口）路である。大小比較器３２の他方の入力には
設定値“８″が与えられる。デコーダ６で８ＴＣＭ命令
がデコードされ、信号線１１２が“１″になると、大小
比較器′３２の比較結果が信号線１１８に出力される。
るものである。例えばＭ＝ＯＩ ０１０時、命令で示さ
れる汎用レジスタの１バイト目と３バイト目が記憶装簀
上に連続してストアされる。命令のマスク部（Ｍ） ＃
−ｉ信号線１１５を通して加算器３１に与えられる。加
算器３１は、このマスク部（Ｍ）の１″の数と信号線１
０９に乗る３人力アドレスアダー３の下３ビット・デー
タ（ＢＣ）とを加算し、加算結果を大小比較器３２に与
える（口）路である。大小比較器３２の他方の入力には
設定値“８″が与えられる。デコーダ６で８ＴＣＭ命令
がデコードされ、信号線１１２が“１″になると、大小
比較器′３２の比較結果が信号線１１８に出力される。
そして、（ｉ） ＢＣ＋（Ｍの′ｌ”の数）〈８の時
ＳＴＣＭ命令と後続命令のＯ２０は通常のＯ８Ｃ検出回
路４で認識される。
ＳＴＣＭ命令と後続命令のＯ２０は通常のＯ８Ｃ検出回
路４で認識される。
（ｉ◆ ＢＣ＋（Ｍの“１″の数）ン８の時ＳＴＣＭ命
令は８バイト境界を越えてデータをストアするので、マ
スク・ストア系命令検出回路９の出力】１８が“ビとな
りステージ信号は抑止される。
令は８バイト境界を越えてデータをストアするので、マ
スク・ストア系命令検出回路９の出力】１８が“ビとな
りステージ信号は抑止される。
第８図に本発明を実施した時の命令処理フローを示す。
第３図と比較した場合、先行制御装置のリセットがない
ため、次の命令（Ｐ８３図ではＬ命令）の命令フェッチ
サイクル分（３サイクル）、処理時間が短縮されること
が分かる。なお、実施例では８バイト境界を問題にした
が、勿論、本発明は８バイト境界に限定されるものでは
ないことはいうまでもない。
ため、次の命令（Ｐ８３図ではＬ命令）の命令フェッチ
サイクル分（３サイクル）、処理時間が短縮されること
が分かる。なお、実施例では８バイト境界を問題にした
が、勿論、本発明は８バイト境界に限定されるものでは
ないことはいうまでもない。
以上説明したごとく、本発明によれば次の効果を得るこ
とができる。
とができる。
（ｉ） ハードウェア量を大量に増さなくても８バイ
ト境界等を越える０ ８ Ｃ処理ができる。
ト境界等を越える０ ８ Ｃ処理ができる。
Ｃ）従来ＤＯＬ命令であったＢＳ形式命令け８バイト境
界等、定められたバイト境界内でストアされる場き、Ｄ
ＯＬとならないので性能が向上する。
界等、定められたバイト境界内でストアされる場き、Ｄ
ＯＬとならないので性能が向上する。
第１図は先回り制御の通常の命令処理フローを示す図、
第２図（ａ）、（ｂ）、（Ｃ）はオペランド、ストア・
コンフリクトの場合の処理を釈明する図、第３図（ａ）
、Φ）は８バイト晴界を越えてストアされる時の従来の
処理を説明する図、第４Ｍは本発明の一実施例を示すブ
ロックレ」、ｔ４％５図ＰＪ至第７図に第４図中の各ス
トア系命令検出回路の拝Ｍ図、第８図は本発明な実施し
た時の命令処理フローを示す図である。 １・・・命令レジスタ、２・・・汎用レジスタ群、３・
・・アドレス・アダー、４・・・Ｏ８Ｃ検出回路、５・
・・命令ディレィ・ラッチ、６・・・デコーダ、７・・
・固定長Ｓ Ｔ系命令検出回路、８・・・可変長ＳＴ系
命令検出回路、９・・・マスクＳＴ系命令検出回路、１
０・・・ＯＲ回路、１１・・・ステージ制御回路。 代理人弁理士 薄 １）利 幸 牙１図 第２図 （α） （ｂ） ネイフント”−先出し−ｒ７−−コー オイランドｇｒｅ、カム１ １
第２図（ａ）、（ｂ）、（Ｃ）はオペランド、ストア・
コンフリクトの場合の処理を釈明する図、第３図（ａ）
、Φ）は８バイト晴界を越えてストアされる時の従来の
処理を説明する図、第４Ｍは本発明の一実施例を示すブ
ロックレ」、ｔ４％５図ＰＪ至第７図に第４図中の各ス
トア系命令検出回路の拝Ｍ図、第８図は本発明な実施し
た時の命令処理フローを示す図である。 １・・・命令レジスタ、２・・・汎用レジスタ群、３・
・・アドレス・アダー、４・・・Ｏ８Ｃ検出回路、５・
・・命令ディレィ・ラッチ、６・・・デコーダ、７・・
・固定長Ｓ Ｔ系命令検出回路、８・・・可変長ＳＴ系
命令検出回路、９・・・マスクＳＴ系命令検出回路、１
０・・・ＯＲ回路、１１・・・ステージ制御回路。 代理人弁理士 薄 １）利 幸 牙１図 第２図 （α） （ｂ） ネイフント”−先出し−ｒ７−−コー オイランドｇｒｅ、カム１ １
Claims (1)
- １、命令及びデータを格納する記憶装置、該記憶装置か
ら命令を読出し、デコード、オペランドアドレスの計算
、オペランドの先読み等を行なう先行制御装置、先行制
御装置から指定される命令の演算を処理する演算装置を
具備してなるデータ処理装置において、前記先行制御装
置に命令のオペレーション・コード、オペランドアドレ
ス、レングス、マスク長等を入力として、先行するスト
ア系命令のストア・アドレスが読出し書込み単位幅境界
を越えることを検出する手段を設け、該検出結果により
先行制御装置の処理ステージを制御して、前記ストア系
命令のストアーアドレスが読出し書込み単位幅境界を越
えたとき後続命令の処理を抑止することを特許とするデ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189309A JPS5892041A (ja) | 1981-11-27 | 1981-11-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189309A JPS5892041A (ja) | 1981-11-27 | 1981-11-27 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892041A true JPS5892041A (ja) | 1983-06-01 |
| JPS6132698B2 JPS6132698B2 (ja) | 1986-07-29 |
Family
ID=16239181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189309A Granted JPS5892041A (ja) | 1981-11-27 | 1981-11-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210427A (ja) * | 1988-02-29 | 1990-01-16 | Mips Computer Syst Inc | 精密浮動小数点例外用の方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547524A (en) * | 1978-09-28 | 1980-04-04 | Nec Corp | Data transmission device |
-
1981
- 1981-11-27 JP JP56189309A patent/JPS5892041A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547524A (en) * | 1978-09-28 | 1980-04-04 | Nec Corp | Data transmission device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210427A (ja) * | 1988-02-29 | 1990-01-16 | Mips Computer Syst Inc | 精密浮動小数点例外用の方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6132698B2 (ja) | 1986-07-29 |
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