JPH08227360A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ワードオーバラップ検出を伴う処理を行う情
報処理装置に関し、ワードオーバラップの検出タイミン
グを早め、ワードオーバラップ検出に伴って生ずるオー
バヘッドを削減する。 【構成】 第１ワードオーバラップ検出器１５０に加
え、B1およびB2フィールドで指定される第１および第２
オペランドの基底アドレスレジスタ番号が等しい場合に
D1フィールド１０４，D2フィールド１０６，Ｌフィール
ド１０２の内容のみを用いてワードオーバラップを検出
する第２ワードオーバラップ検出器１１０を設ける。ま
た、第２ワードオーバラップ検出信号１１１に応じて後
続する命令群についてのパイプライン制御によるデコー
ドの先行処理を一時的に抑止する。これによって、ワー
ドオーバラップの検出タイミングが早まり、従来は後続
する命令のキャンセルで生じていた命令再読出しのオー
バヘッドがなくなるので、情報処理装置の処理速度向上
を容易に実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に係り、特
に、ワードオーバラップ検出を伴う処理を行う情報処理
装置に関する。

【０００２】

【従来の技術】一般的に、高性能の情報処理装置では、
一度に複数バイト（例えば８バイト）のオペランドデー
タについて、主記憶装置からの読み出し，演算，主記憶
装置への格納などの処理を行うことにより、処理の高速
化を図っている。

【０００３】すなわち、“IBM System/370 Principles
of Operation”において定義されている「ＭＶＣ命令」
は、指定されたオペランド長のデータを主記憶装置から
主記憶装置へ転送する命令であり、その動作は１バイト
ずつデータの読み出しおよび格納を行うように規定され
ている。このため、オペランドデータの読み出し領域と
格納領域との間に重なりがある場合、前述したようにオ
ペランド長単位（例えば８バイト単位）で主記憶装置か
らの読み出しおよび主記憶装置への格納を行うと命令に
よる処理が誤動作してしまう。そこで、「ＭＶＣ命令」
を実行する際には、オペランドデータの読み出し領域と
格納領域との間に重なりがあるか否かの検出処理（ワー
ドオーバラップ検出）を事前に行うことが必要となる。

【０００４】図３は、従来の情報処理装置の一例の基本
的な構成を示すブロック図である。同図中、２０１はオ
ペランド長が格納されるＬフィールド，２０２は第１オ
ペランドの基底アドレスレジスタ番号が格納されるB1フ
ィールド，２０３は第１オペランドの変位アドレスが格
納されるD1フィールド，２０４は第２オペランドの基底
アドレスレジスタ番号が格納されるB2フィールド，２０
５は第２オペランドの変位アドレスが格納されるD2フィ
ールドである。そして、２００はＬフィールド２０１，
B1フィールド２０２，D1フィールド２０３，B2フィール
ド２０４，D2フィールド２０５を含み、次にパイプライ
ン制御による先行処理の対象とする機械語命令が格納さ
れる命令レジスタ（ＩＲ）である。

【０００５】また、２１５はＩＲ２００に格納された機
械語命令を解読する命令デコーダ，２２０は汎用レジス
タ群（ＧＰＲ），２３０はオペランドの論理アドレスの
計算を行う第１アドレス加算器，２４０はオペランドの
論理アドレスの計算を行う第２アドレス加算器，２５０
はワードオーバラップの検出を行うワードオーバラップ
検出器，２５１はワードオーバラップ検出器２５０でワ
ードオーバラップが検出されたことを示すワードオーバ
ラップ検出信号，２６０は演算実行部２９０で行う演算
を制御するための情報群をマイクロプログラムとして記
憶している制御記憶、２９０は制御記憶２６０から出力
されたマイクロプログラムに制御されて実際の演算処理
を行う演算実行部である。

【０００６】図４は、従来の情報処理装置で「ＭＶＣ命
令」を含む連続した命令列について処理を行う場合のパ
イプラインフローの一例を示すタイムチャートであり、
「ＭＶＣ命令」→「命令１」→「命令２」→「命令３」
の順序で連続している命令列に対する処理について示
す。以下、本実施例の処理対象となる「ＭＶＣ命令」の
オペランド長は８バイトであり、ワードオーバラップが
検出されるものとした上で、図３および図４を用いて従
来の情報処理装置におけるワードオーバラップ検出を伴
うオペランドデータ転送処理の説明を行う。

【０００７】〔第１サイクル（ワードオーバラップ検
出）：D'ステージ〕ワードオーバラップ検出を行うため
にＩＲ２００およびＧＰＲ２２０を参照するステージで
ある。ＩＲ２００に格納された「ＭＶＣ命令」における
B1フィールド２０２およびB2フィールド２０４の内容
は、それぞれＧＰＲ２２０に転送される。また、D1フィ
ールド２０３の内容は第１アドレス加算器２３０に、D2
フィールド２０５の内容は第２アドレス加算器２４０
に、それぞれ転送される。Ｌフィールド２０１の内容は
ワードオーバラップ検出器２５０に転送される。ここ
で、ＧＰＲ２２０は、例えば１６本の汎用レジスタ群に
より構成されており、各々の汎用レジスタには０〜１５
の識別番号が割り当てられている。ＧＰＲ２２０はB1フ
ィールド２０２の内容に対応する識別番号の汎用レジス
タを選択し、その内容を第１オペランドの基底アドレス
レジスタの内容として第１アドレス加算器２３０に転送
する。また、ＧＰＲ２２０はB2フィールド２０４の内容
に対応する識別番号の汎用レジスタを選択し、その内容
を第２オペランドの基底アドレスレジスタの内容として
第２アドレス加算器２４０に転送する。

【０００８】〔第２サイクル（ワードオーバラップ検
出）：A'ステージ〕ワードオーバラップ検出のためにオ
ペランドの論理アドレスを求めるステージである。第１
アドレス加算器２３０では、ＧＰＲ２２０から転送され
た第１オペランドの基底アドレスレジスタの内容とD1フ
ィールド２０３の内容とを加算することにより、第１オ
ペランドの論理アドレス（オペランドデータの格納先ア
ドレス）を求め、その結果をワードオーバラップ検出器
２５０に転送する。第２アドレス加算器２４０では、Ｇ
ＰＲ２２０から転送された第２オペランドの基底アドレ
スレジスタの内容とD2フィールド２０５の内容とを加算
することにより、第２オペランドの論理アドレス（オペ
ランドデータの読出し先アドレス）を求め、その結果を
ワードオーバラップ検出器２５０に転送する。

【０００９】〔第３サイクル（ワードオーバラップ検
出）〕第１アドレス加算器２３０で求められた第１オペ
ランドの論理アドレスの値，第２アドレス加算器２４０
で求められた第２オペランドの論理アドレスの値，Ｌフ
ィールド２０１の内容を用いて、ワードオーバラップの
検出を行う。具体的には、第１オペランドの論理アドレ
スの値をＬ_A1，第２オペランドの論理アドレスの値をＬ
_A2，Ｌフィールド２０１の内容をＬとして、ワードオー
バラップ検出器２５０により、次に示す条件式（１）が
成立するか否かを判定する。 Ｌ_A2 ＜ Ｌ_A1 ≦ Ｌ_A2＋Ｌ ………（１） 以上。

【００１０】〔第４サイクル（ワードオーバラップ検
出）〕上記条件式（１）が成立した場合、ワードオーバ
ラップ検出器２５０はこの第４サイクルでワードオーバ
ラップ検出信号２５１の出力を確定させる。

【００１１】〔第２サイクル（オペランドデータ転
送）：Ｄステージ〕ＩＲ２００に格納された「ＭＶＣ命
令」におけるB1フィールド２０２およびB2フィールド２
０４の内容は、それぞれＧＰＲ２２０に転送される。ま
た、D1フィールド２０３の内容は第２アドレス加算器２
４０に、D2フィールド２０５の内容は第１アドレス加算
器２３０に、それぞれ転送される。ＧＰＲ２２０は転送
されたB1フィールド２０２に対応する識別番号の汎用レ
ジスタを選択し、その内容を第１オペランドの基底アド
レスレジスタの内容として第２アドレス加算器２４０に
転送する。同様に、ＧＰＲ２２０は転送されたB2フィー
ルド２０４に対応する識別番号の汎用レジスタを選択
し、その内容を第２オペランドの基底アドレスレジスタ
の内容として第１アドレス加算器２３０に転送する。最
後に、命令デコーダ２１５はＩＲ２００に格納されてい
る命令を解読し、得られた命令解読情報を制御記憶２６
０に転送する。

【００１２】〔第３サイクル（オペランドデータ転
送）：Ａステージ〕第１アドレス加算器２３０では、Ｇ
ＰＲ２２０から転送された第２オペランドの基底アドレ
スレジスタの内容とD2フィールド２０５の内容とを加算
することにより、第２オペランドの論理アドレスを求め
る。同様に、第２アドレス加算器２４０では、ＧＰＲ２
２０から転送された第１オペランドの基底アドレスレジ
スタの内容とD1フィールド２０３とを加算することによ
り、第１オペランドの論理アドレスを求める。

【００１３】〔第４サイクル（オペランドデータ転
送）：Ｔステージ〕上記Ａステージで求められた第２オ
ペランドの論理アドレスおよび第１オペランドの論理ア
ドレスをそれぞれ実アドレスに変換する。

【００１４】〔第５サイクル（オペランドデータ転
送）：Ｂステージ〕制御記憶２６０は、命令デコーダ２
１５から転送される命令解読情報と第４サイクルで確定
したワードオーバラップ検出信号２５１に基づいて参照
され、「ＭＶＣ命令」を処理するためのマイクロプログ
ラム２６１を選択する。このとき、ワードオーバラップ
検出信号２５１が出力されていない場合には、８バイト
単位で主記憶装置の読み出しおよび格納を行う通常のマ
イクロプログラムが選択される。一方、本実施例のよう
に、ワードオーバラップ検出信号２５１が出力されてい
る場合には、ワードオーバラップ処理用の特別なマイク
ロプログラムが選択される。

【００１５】〔第６サイクル（オペランドデータ転
送）：Ｌステージ〕上記Ｂステージで選択されたマイク
ロプログラム２６１を制御記憶２６０から演算実行部２
９０に転送する。

【００１６】〔第７〜１４サイクル（オペランドデータ
転送）：Ｅステージ〕「ＭＶＣ命令」の演算実行ステー
ジである。演算実行部２９０はマイクロプログラム２６
１によって制御され、１サイクルごとに１バイトずつ８
サイクルをかけて、８バイトの演算すなわち主記憶装置
から主記憶装置へのオペランドデータの転送を行う。マ
イクロプログラム２６１は、第２アドレス加算器２４０
で求めた第２オペランドの論理アドレスに基づいて１バ
イトのオペランドデータを主記憶装置から読み出し、第
２アドレス加算器２４０で求めた第１オペランドの論理
アドレスに基づいて上記オペランドデータを主記憶装置
に格納する動作を、Ｅステージの各サイクルごとに行
う。なお、主記憶装置の読み出しおよび格納の詳細につ
いては本発明の範囲外であるため、説明を省略する。

【００１７】また、マイクロプログラム２６１は、Ｅス
テージの最初のサイクルである第７サイクルで、後続す
る命令（「命令１」，「命令２」，「命令３」）を対象
とするパイプライン制御による先行処理のキャンセルを
行う。これは、「ＭＶＣ命令」に後続する命令中に主記
憶装置からオペランドデータを読み出す命令が存在する
場合には、この命令によるオペランドデータの読み出し
と、「ＭＶＣ命令」のマイクロプログラムによるオペラ
ンドデータ読み出しとが競合して、予期しない誤動作を
招くおそれがあるからである。

【００１８】「ＭＶＣ命令」に後続する命令について
は、当該「ＭＶＣ命令」の実行終了を待って、再度パイ
プライン制御による先行処理をやり直す。すなわち、
「ＭＶＣ命令」のＥステージ最終サイクルである第１４
サイクルに、マイクロプログラム２６１は「ＭＶＣ命
令」に後続する命令に対する命令読出し指示を行う。例
えば、図４中に示したDi，Ai，Ti，Bi，Liは、第７ステ
ージでキャンセルされた「命令１」についての再度の命
令読み出しのパイプラインステージである（命令読み出
し処理の詳細については本発明の範囲外なので省略す
る。）。命令読み出し処理後、「命令１」はＩＲ２００
に格納されてパイプライン制御による先行処理が直ちに
開始されると、続いて「命令２」および「命令３」につ
いても順次パイプライン制御による先行処理が行われ
る。以上の結果、「命令３」に関する演算処理が完了す
るのは第２６サイクルとなる。

【００１９】

【発明が解決しようとする課題】上記従来の情報処理装
置では、「ＭＶＣ命令」の処理開始からワードオーバラ
ップ検出信号が確定するまでに実行時間として４サイク
ルを要しており、ワードオーバラップの検出タイミング
が遅いので、ワードオーバラップが検出された時点で、
すでにパイプライン処理によって後続する命令の解読が
行われてしまっている。そして、ワードオーバラップを
発生させた「ＭＶＣ命令」以降の処理が正常に行われる
ことを保証するためには、ワードオーバラップが検出さ
れた時点で後続する命令に対するパイプライン処理をす
べてキャンセルし、「ＭＶＣ命令」の終了後に後続する
命令の読み出しから再実行しなければならず、このよう
な処理の再実行に伴って生ずるオーバヘッドが情報処理
装置の処理速度向上の大きな障害となってしまうという
問題点があった。

【００２０】したがって本発明の目的は、上記の問題点
を解決して、ワードオーバラップの検出タイミングを早
め、ワードオーバラップ検出に伴って生ずるオーバヘッ
ドを削減することのできる情報処理装置を提供すること
にある。

【００２１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の情報処理装置は、主記憶上のオペランドデ
ータを対象とする所定の演算処理によって得られる処理
結果データを前記主記憶上に格納するタイプの命令の実
行に際して、前記主記憶上における前記オペランドデー
タおよび前記処理結果データの格納領域が相互に重なり
合うか否かのワードオーバラップ検出を当該命令中に記
述されている各種の値に基づいて行った後、前記ワード
オーバラップ検出の結果に応じて相異なる演算処理を選
択的に行う情報処理装置において、各々の前記格納領域
を広域的な管理単位で指定する汎用レジスタが一致する
場合には、各々の前記格納領域の大きさを指定するオペ
ランド長の値および各々の前記格納領域を厳密に指定す
る変位アドレスの値のみを用いて早期に前記ワードオー
バラップ検出を行うワードオーバラップ検出手段を具備
する構成としたものである。

【００２２】また、前記ワードオーバラップ検出で前記
オペランドデータおよび前記処理結果データの格納領域
が相互に重なり合うことが検出されたとき、当該命令に
後続する命令群についてのパイプライン制御による先行
処理を一時的に抑止し、さらに、前記ワードオーバラッ
プ検出の結果に応じて選択された演算処理が完了した
後、当該命令に後続する命令群についての前記パイプラ
イン制御による先行処理を再開する構成としたものであ
る。

【００２３】

【作用】上記構成に基づく作用を説明する。

【００２４】本発明の情報処理装置は、主記憶上のオペ
ランドデータを対象とする所定の演算処理によって得ら
れる処理結果データを前記主記憶上に格納するタイプの
命令の実行に際して、前記主記憶上における前記オペラ
ンドデータおよび前記処理結果データの格納領域が相互
に重なり合うか否かのワードオーバラップ検出を当該命
令中に記述されている各種の値に基づいて行った後、前
記ワードオーバラップ検出の結果に応じて相異なる演算
処理を選択的に行う情報処理装置において、各々の前記
格納領域を広域的な管理単位で指定する汎用レジスタが
一致する場合には、各々の前記格納領域の大きさを指定
するオペランド長の値および各々の前記格納領域を厳密
に指定する変位アドレスの値のみを用いて早期に前記ワ
ードオーバラップ検出を行うワードオーバラップ検出手
段を具備する構成としている。すなわち、オペランドデ
ータの格納領域の基底アドレスを保持している汎用レジ
スタと、処理結果データの格納領域の基底アドレスを保
持している汎用レジスタについて、同一の汎用レジスタ
であったような場合には、基底アドレスの値と変位アド
レスの値とを加算することなく、オペランド長の値と変
位アドレスの値との大小比較のみによってワードオーバ
ラップ検出を行うワードオーバラップ検出手段を具備し
たので、ワードオーバラップの検出タイミングを従来よ
りも早めることができる。

【００２５】また、前記ワードオーバラップ検出で前記
オペランドデータおよび前記処理結果データの格納領域
が相互に重なり合うことが検出されたとき、当該命令に
後続する命令群についてのパイプライン制御による先行
処理を一時的に抑止し、さらに、前記ワードオーバラッ
プ検出の結果に応じて選択された演算処理が完了した
後、当該命令に後続する命令群についての前記パイプラ
イン制御による先行処理を再開する構成としている。す
なわち、ワードオーバラップ検出手段がオペランドデー
タおよび処理結果データの格納領域が相互に重なり合う
こと（ワードオーバラップ）を検出すると、後続する命
令群の解読処理などのパイプライン制御による先行処理
が抑止されるので、後続する命令群のオーバランを防止
できるとともに、従来行われていた後続する命令群のキ
ャンセルと再実行に伴うオーバヘッドを削減することが
できる。

【００２６】したがって、情報処理装置の処理速度向上
を容易に実現できるようになる。

【００２７】

【実施例】以下、本発明の情報処理装置の一実施例を図
面を用いて詳細に説明する。

【００２８】図１は、本発明の情報処理装置の一実施例
の基本的な構成を示すブロック図である。同図中、１０
１はオペランド長が格納されるＬフィールド，１０２は
第１オペランドの基底アドレスレジスタ番号が格納され
るB1フィールド，１０３は第１オペランドの変位アドレ
スが格納されるD1フィールド，１０４は第２オペランド
の基底アドレスレジスタ番号が格納されるB2フィール
ド，１０５は第２オペランドの変位アドレスが格納され
るD2フィールドである。そして、１００はＬフィールド
１０１，B1フィールド１０２，D1フィールド１０３，B2
フィールド１０４，D2フィールド１０５を含み、次にパ
イプライン制御による先行処理の対象とする機械語命令
が格納される命令レジスタ（ＩＲ）である。

【００２９】また、１１０は新規に設けられた第２ワー
ドオーバラップ検出器（請求項中の“ワードオーバラッ
プ検出手段”に相当する）、１１１は第２ワードオーバ
ラップ検出器１１０でワードオーバラップが検出された
ことを示す第２ワードオーバラップ検出信号、１１５は
ＩＲ２００に格納された機械語命令を解読する命令デコ
ーダ，１２０は汎用レジスタ群（ＧＰＲ），１３０はオ
ペランドの論理アドレスの計算を行う第１アドレス加算
器，１４０はオペランドの論理アドレスの計算を行う第
２アドレス加算器，１５０は従来技術と同様にワードオ
ーバラップの検出を行う第１ワードオーバラップ検出
器，１５１は第１ワードオーバラップ検出器１５０でワ
ードオーバラップが検出されたことを示すワードオーバ
ラップ検出信号，１６０は演算実行部１９０で行う演算
を制御するための情報群をマイクロプログラムとして記
憶している制御記憶、１９０は制御記憶１６０から出力
されたマイクロプログラムに制御されて実際の演算処理
を行う演算実行部である。

【００３０】図２は、本発明の情報処理装置で「ＭＶＣ
命令」を含む連続した命令列について処理を行う場合の
パイプラインフローの一例を示すタイムチャートであ
り、「ＭＶＣ命令」→「命令１」→「命令２」→「命令
３」の順序で連続している命令列に対する処理について
示す。以下、本実施例の処理対象となる「ＭＶＣ命令」
のオペランド長は８バイトであり、B1フィールド１０２
およびB2フィールド１０４の値が等しく、ワードオーバ
ラップが検出されるものとした上で、図１および図２を
用いて本発明の情報処理装置におけるワードオーバラッ
プ検出を伴うオペランドデータ転送処理の説明を行う。

【００３１】〔第１サイクル（ワードオーバラップ検
出）：D'ステージ〕ＩＲ１００に格納された「ＭＶＣ命
令」におけるB1フィールド１０２およびB2フィールド１
０４の内容は、それぞれ第２ワードオーバラップ検出器
１１０およびＧＰＲ１２０に転送される。また、D1フィ
ールド１０３の内容は第２ワードオーバラップ検出器１
１０および第１アドレス加算器１３０に、D2フィールド
１０５の内容は第２ワードオーバラップ検出器１１０お
よび第２アドレス加算器１４０に、それぞれ転送され
る。Ｌフィールド１０１の内容は第２ワードオーバラッ
プ検出器１１０および第１ワードオーバラップ検出器１
５０に転送される。

【００３２】第２ワードオーバラップ検出器１１０は、
「ＭＶＣ命令」におけるＬフィールド１０１，B1フィー
ルド１０２，D1フィールド１０３，B2フィールド１０
４，D2フィールド１０５の各値を用いてワードオーバラ
ップの検出を行う。具体的には、次に示す条件式（２）
が成立するか否かを判定する。そして、条件式（２）が
成立した場合、第２ワードオーバラップ検出器１１０
は、続く第２サイクルで第２ワードオーバラップ検出信
号１１１の出力を確定させる。 B1 ＝ B2 かつ D2 ＜ D1 ≦ D2＋Ｌ ………（２） 以上。

【００３３】また、ＧＰＲ１２０は、例えば１６本の汎
用レジスタ群により構成されており、各々の汎用レジス
タには０〜１５の識別番号が割り当てられている。ＧＰ
Ｒ１２０はB1フィールド１０２の内容に対応する識別番
号の汎用レジスタを選択し、その内容を第１オペランド
の基底アドレスレジスタの内容として第１アドレス加算
器１３０に転送する。また、ＧＰＲ１２０はB2フィール
ド１０４の内容に対応する識別番号の汎用レジスタを選
択し、その内容を第２オペランドの基底アドレスレジス
タの内容として第２アドレス加算器１４０に転送する。

【００３４】〔第２サイクル（ワードオーバラップ検
出）：A'ステージ〕第１ワードオーバラップ検出１５０
器におけるワードオーバラップ検出のためにオペランド
の論理アドレスを求めるステージである。第１アドレス
加算器１３０では、ＧＰＲ１２０から転送された第１オ
ペランドの基底アドレスレジスタの内容とD1フィールド
１０３の内容とを加算することにより、第１オペランド
の論理アドレス（オペランドデータの格納先アドレス）
を求め、その結果を第１ワードオーバラップ検出器１５
０に転送する。第２アドレス加算器１４０では、ＧＰＲ
１２０から転送された第２オペランドの基底アドレスレ
ジスタの内容とD2フィールド１０５の内容とを加算する
ことにより、第２オペランドの論理アドレス（オペラン
ドデータの読出し先アドレス）を求め、その結果を第１
ワードオーバラップ検出器１５０に転送する。

【００３５】〔第３サイクル（ワードオーバラップ検
出）〕第１加算器で求められた第１オペランドの論理ア
ドレスの値，第２加算器で求められた第２オペランドの
論理アドレスの値，Ｌフィールド１０１の内容を用い
て、ワードオーバラップの検出を行う。具体的には、第
１オペランドの論理アドレスの値をＬ_A1，第２オペラン
ドの論理アドレスの値をＬ_A2，Ｌフィールド２０１の内
容をＬとして、第１ワードオーバラップ検出器１５０に
より、従来と同様に次に示す条件式（１）が成立するか
否かを判定する。 Ｌ_A2 ＜ Ｌ_A1 ≦ Ｌ_A2＋Ｌ ………（１） 以上。

【００３６】〔第４サイクル（ワードオーバラップ検
出）〕上記条件式（１）が成立した場合には、第１ワー
ドオーバラップ検出器１５０は、この第４サイクルで第
１ワードオーバラップ検出信号１５１の出力を確定させ
る。

【００３７】〔第２サイクル（オペランドデータ転
送）：Ｄステージ〕ＩＲ１００に格納された「ＭＶＣ命
令」におけるB1フィールド１０２およびB2フィールド１
０４の内容は、それぞれＧＰＲ１２０に転送される。ま
た、D1フィールド１０３の内容は第２アドレス加算器１
４０に、D2フィールド１０５の内容は第１アドレス加算
器１３０に、それぞれ転送される。ＧＰＲ１２０は転送
されたB1フィールド１０２に対応する識別番号の汎用レ
ジスタを選択し、その内容を第１オペランドの基底アド
レスレジスタの内容として第２アドレス加算器１４０に
転送する。同様に、ＧＰＲ１２０は転送されたB2フィー
ルド１０４に対応する識別番号の汎用レジスタを選択
し、その内容を第２オペランドの基底アドレスレジスタ
の内容として第１アドレス加算器１３０に転送する。最
後に、命令デコーダ１１５はＩＲ１１０に格納されてい
る命令を解読し、得られた命令解読情報を制御記憶１６
０に転送する。

【００３８】〔第３サイクル（オペランドデータ転
送）：Ａステージ〕第１アドレス加算器１３０では、Ｇ
ＰＲ１２０から転送された第２オペランドの基底アドレ
スレジスタの内容とD2フィールド１０５の内容とを加算
することにより、第２オペランドの論理アドレスを求め
る。同様に、第２アドレス加算器１４０では、ＧＰＲ１
２０から転送された第１オペランドの基底アドレスレジ
スタの内容とD1フィールド１１３とを加算することによ
り、第１オペランドの論理アドレスを求める。

【００３９】〔第４サイクル（オペランドデータ転
送）：Ｔステージ〕上記Ａステージで求められた第２オ
ペランドの論理アドレスおよび第１オペランドの論理ア
ドレスをそれぞれ実アドレスに変換する。

【００４０】〔第５サイクル（オペランドデータ転
送）：Ｂステージ〕制御記憶１６０は、命令デコーダ１
１５から転送される命令解読情報，第２サイクルで確定
した第２ワードオーバラップ検出信号１１１，第４サイ
クルで確定した第１ワードオーバラップ検出信号１５１
に基づいて参照され、「ＭＶＣ命令」を処理するための
マイクロプログラム１６１を選択する。このとき、第２
ワードオーバラップ検出信号１１１および第１ワードオ
ーバラップ検出信号１５１がいずれも出力されていない
場合には、８バイト単位で主記憶装置の読み出しおよび
格納を行う通常のマイクロプログラムが選択される。ま
た、第２ワードオーバラップ検出信号１１１が出力され
ておらず、第１ワードオーバラップ検出信号１５１のみ
が出力されている場合には、従来技術で説明したワード
オーバラップ処理用の特別なマイクロプログラムが選択
される。さらに、第１ワードオーバラップ検出信号１５
１に加えて第２ワードオーバラップ検出信号１１１が出
力されている場合には、従来技術で説明したワードオー
バラップ処理用のマイクロプログラムとはまた別な、
（後続命令の先行処理のキャンセルおよび命令読み出し
からのやり直しを行わない）ワードオーバラップ処理用
の特別なマイクロプログラムが選択される。

【００４１】〔第６サイクル（オペランドデータ転
送）：Ｌステージ〕上記Ｂステージで選択されたマイク
ロプログラム１６１を制御記憶１６０から演算実行部１
９０に転送する。

【００４２】〔第７〜１４サイクル（オペランドデータ
転送）：Ｅステージ〕「ＭＶＣ命令」の演算実行ステー
ジである。演算実行部１９０はマイクロプログラム１６
１によって制御され、１サイクルごとに１バイトずつ８
サイクルをかけて、８バイトの演算すなわち主記憶装置
から主記憶装置へのオペランドデータの転送を行う。マ
イクロプログラム１６１は、第２アドレス加算器１３０
で求めた第２オペランドの論理アドレスに基づいて１バ
イトのオペランドデータを主記憶装置から読み出し、第
１アドレス加算器１３０で求めた第１オペランドの論理
アドレスに基づいて上記オペランドデータを主記憶装置
に格納する動作を、Ｅステージの各サイクルごとに行
う。なお、主記憶装置の読み出しおよび格納の詳細につ
いては本発明の範囲外であるため、説明を省略する。

【００４３】一方、「ＭＶＣ命令」に後続する「命令
１」は、パイプライン制御による先行処理で第３サイク
ルにＩＲ１００に格納される。命令デコーダ１１５は、
第２サイクルに出力が確定した第２ワードオーバラップ
検出信号１１１の有無に応じて第３サイクルから後続す
る命令の解読を抑止するように構成され、この命令解読
の抑止は「ＭＶＣ命令」の実行終了まで続けられる。し
たがって、「命令１」の解読が再開されるのは、「ＭＶ
Ｃ命令」の最終サイクルである第１４サイクルの次の第
１５サイクルとなる。すなわち、この命令解読の抑止に
より、「命令１」以降の命令の主記憶装置からのオペラ
ンドデータ読出しが一時的に抑止された後に、抑止され
た時点のサイクルから処理が再開されるので、「命令
１」，「命令２」，「命令３」が誤動作してしまうこと
はない。以上のように、第１５サイクルにおける「命令
１」の解読終了により、順次「命令２」および「命令
３」もパイプライン制御による先行処理の対象となり、
「命令３」についての演算実行が終了するのは第２２サ
イクルとなる。

【００４４】

【発明の効果】以上詳しく説明したように、本発明の情
報処理装置によれば、主記憶上のオペランドデータを対
象とする所定の演算処理によって得られる処理結果デー
タを前記主記憶上に格納するタイプの命令の実行に際し
て、前記主記憶上における前記オペランドデータおよび
前記処理結果データの格納領域が相互に重なり合うか否
かのワードオーバラップ検出を当該命令中に記述されて
いる各種の値に基づいて行った後、前記ワードオーバラ
ップ検出の結果に応じて相異なる演算処理を選択的に行
う情報処理装置において、各々の前記格納領域を広域的
な管理単位で指定する汎用レジスタが一致する場合に
は、各々の前記格納領域の大きさを指定するオペランド
長の値および各々の前記格納領域を厳密に指定する変位
アドレスの値のみを用いて早期に前記ワードオーバラッ
プ検出を行うワードオーバラップ検出手段を具備する構
成としている。すなわち、オペランドデータの格納領域
の基底アドレスを保持している汎用レジスタと、処理結
果データの格納領域の基底アドレスを保持している汎用
レジスタについて、同一の汎用レジスタであったような
場合には、基底アドレスの値と変位アドレスの値とを加
算することなく、オペランド長の値と変位アドレスの値
との大小比較のみによってワードオーバラップ検出を行
うワードオーバラップ検出手段を具備したので、ワード
オーバラップの検出タイミングを従来よりも早めること
ができるという効果が得られる。

【００４５】また、前記ワードオーバラップ検出で前記
オペランドデータおよび前記処理結果データの格納領域
が相互に重なり合うことが検出されたとき、当該命令に
後続する命令群についてのパイプライン制御による先行
処理を一時的に抑止し、さらに、前記ワードオーバラッ
プ検出の結果に応じて選択された演算処理が完了した
後、当該命令に後続する命令群についての前記パイプラ
イン制御による先行処理を再開する構成としている。す
なわち、ワードオーバラップ検出手段がオペランドデー
タおよび処理結果データの格納領域が相互に重なり合う
こと（ワードオーバラップ）を検出すると、後続する命
令群の解読処理などのパイプライン制御による先行処理
が抑止されるので、後続する命令群のオーバランを防止
できるとともに、従来行われていた後続する命令群のキ
ャンセルと再実行に伴うオーバヘッドを削減することが
できるという効果が得られる。

【００４６】したがって、情報処理装置の処理速度向上
を容易に実現できるようになるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の情報処理装置の一実施例の基本的な構
成を示すブロック図である。

【図２】本発明の情報処理装置で「ＭＶＣ命令」を含む
連続した命令列について処理を行う場合のパイプライン
フローの一例を示すタイムチャートである。

【図３】従来の情報処理装置の一例の基本的な構成を示
すブロック図である。

【図４】従来の情報処理装置で「ＭＶＣ命令」を含む連
続した命令列について処理を行う場合のパイプラインフ
ローの一例を示すタイムチャートである。

【符号の説明】

１００，２００ 命令レジスタ（ＩＲ） １０１，２０１ オペランド長（Ｌ） １０２，２０２ 第１オペランドの基底アドレスレジス
タ番号（Ｂ１） １０３，２０３ 第１オペランドの変位アドレス（Ｄ
１） １０４，２０４ 第２オペランドの基底アドレス番号
（Ｂ２） １０５，２０５ 第２オペランドの変位アドレス（Ｄ
２） １１０ 第２ワードオーバラップ検出器 １１１ 第２ワードオーバラップ検出信号 １１５，２１５ 命令デコーダ １２０，２２０ 汎用レジスタ群（ＧＰＲ） １３０，２３０ 第１アドレス加算器 １４０，２４０ 第２アドレス加算器 １５０ 第１ワードオーバラップ検出器 １５１ 第１ワードオーバラップ検出信号 １６０，２６０ 制御記憶 １６１，２６１ マイクロプログラム １９０，２９０ 演算実行部 ２５０ ワードオーバラップ検出器 ２５１ ワードオーバラップ検出信号

フロントページの続き (72)発明者 袴田 正史 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 平岡 徹 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 森 茂 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング 株式会社内 (72)発明者 山本 通敬 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 糸井 朋永 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 主記憶上のオペランドデータを対象とす
   る所定の演算処理によって得られる処理結果データを前
   記主記憶上に格納するタイプの命令の実行に際して、前
   記主記憶上における前記オペランドデータおよび前記処
   理結果データの格納領域が相互に重なり合うか否かのワ
   ードオーバラップ検出を当該命令中に記述されている各
   種の値に基づいて行った後、前記ワードオーバラップ検
   出の結果に応じて相異なる演算処理を選択的に行う情報
   処理装置において、 各々の前記格納領域を広域的な管理単位で指定する汎用
   レジスタが一致する場合には、各々の前記格納領域の大
   きさを指定するオペランド長の値および各々の前記格納
   領域を厳密に指定する変位アドレスの値のみを用いて早
   期に前記ワードオーバラップ検出を行うワードオーバラ
   ップ検出手段を具備する構成としたことを特徴とする情
   報処理装置。
2. 【請求項２】 前記ワードオーバラップ検出で前記オペ
   ランドデータおよび前記処理結果データの格納領域が相
   互に重なり合うことが検出されたとき、当該命令に後続
   する命令群についてのパイプライン制御による先行処理
   を一時的に抑止する構成としたことを特徴とする請求項
   １記載の情報処理装置。
3. 【請求項３】 前記ワードオーバラップ検出の結果に応
   じて選択された演算処理が完了した後、当該命令に後続
   する命令群についての前記パイプライン制御による先行
   処理を再開する構成としたことを特徴とする請求項２記
   載の情報処理装置。