JPS5817585A - 仮想記憶処理装置の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は仮ｌ記憶処ｍ装置に＠！Ｉ、％に複数アドレス
にアクセスする命令に対するページフォールト処理を改
良し九仮想記憶処塩装置に関する。

計算機ＶステムＫＴｈけ為仮想記憶方法は、実際の主メ
篭り（以下単にメ峰りと呼ぶ）よ）も大龜いアドレス空
間をプ田グラム上で自由に指定できるようｋする喪めの
もので、グーグラムによる１１１１時にそのアクセス先
の内容がメモリ上Ｋｔい啼は、大容量の補助記憶装置か
ら通常ベージ七呼ばれる単位でメモリ自害の入れ麺え（
ページ７オールド）が行われる。

仁の方式を実現するためには、プログＩ）Ａ上のアドレ
ス（論理アドレス）を夷１１Ｃ）メ噌りのアドレス（＊
環アドレス）Ｋ変換するアドレス変換処理と、上記のペ
ージフォールト処理等を行う仮想記憶処理装置が用いら
れる。

この仮想記憶処理装置では、アドレス変換処理時にペー
ジフォールトの必要性を検出した時、実行中のプログ２
ムカウンタ（以下ＰＣと略す）とプログラムスティタス
（以下Ｐ８Ｗと略す）を退避し、鍍尚ページを補助記憶
装置からメモリ上へ持ち上げ、その後退避してい一１ｐ
ｃ、ｐｓｗを回復して命令再開するように制御する。し
かし、メモリ書込みを行う九後さらにメモリアクセスを
有する命令（複数オペランドアドレスを有する命令）の
場合には、最初の書込み後のメモリアクセスにてページ
フォールト発生すると、既にメそり書込みを行り九後で
あるため、その命令から再開することができない。

これを解決するえめＫは、マイクロプログラムのアドレ
スカウンタや、処理装置内部の関連レジスタを全て退避
し、該尚ページをメモリ上へ持ち上げた後、それらを回
復し、ページフォールト検出時の！イク■プログラムス
テップから再鈍する方法が考えられるが、この方法では
ハードウェアの増加と、関連レジスタの退避間＊に時間
がかかシすぎるという欠点がある。

そζで、従来の仮想記憶処理装置では、メモリ書込み後
に更にメモリアクセスを有する命令に対して、メモリ書
込み前にそれ以降アクセスする全アドレスをページフォ
ールト発生せぬかどうか事前チェックしてからメモリ書
込みを行う方式をとっている。しかし、ページフォール
ト事前チェックには時間がかかシ、その分だけ命令央行
速匿が落ちる欠点がある。

一方、プラント制御などリアルタイム性を要求されるシ
ステムにおいては、全てのプログラムが仮想記憶で動く
のではなく、制御用プログツムは実空間（メモリにプロ
ゲラ＾が常駐）で高レスポンスに動電、一部のオフツイ
ンプログ２ムだけが仮想空間で動くことがわかっている
場合中、システムによって社会てのプログラムが実空間
で動く揚台が１１）うる、このような場合に対しても前
記ページフォールト事前チェックを行うと、命令実行速
度向上の九めに大きな障害となる。

本発＆ｌ１１の目的は、上記した従来技術の欠点をなく
シ、ページフォールトの必要のないプログラムの命令実
行を高速に行えるようにした仮想記憶処理装置、を提供
するにある。

本発明は、仮想記憶方式を用い良計算機システム内Ｏ処
域装置内にプログラムまたは何らかの手段にで書換え可
能なブラダを設け、メ令り書込み後に更にメモリアクセ
スを有する命令の場合に、本７ツダがオフのと龜は書込
み前にそれ以降アクセスする全アドレスがページフォー
ルト発生せぬことを事前チェックするが、本フラグがオ
ンのときはこの事前チェックを行わず、実行時間を短縮
するように構成し九ことを特徴とするものである。

以下、本発明を実施例１より詳細に説明する。

第１図は本発明を適用し良計算機システムの全体構成図
の例を示すもので、パス８はパス制御装置１４によって
制御され、パス８に接続されるメモリ制御装置２、命令
デコードプロセッナ４、命令′実行プ薗セツ？１１．入
出力プ一セッナ５の間ノデータ転送を行なう、メモリ制
御装置２はメモリパス７を介して、主メモリｌを制御す
る。主メ峰りｌにはプログラム及びデータが格納される
。

これら各装置の機能を以下に説明する。主メモリ１及び
メ％　リ制絢装置２は、仮想記憶を実現する丸めの動的
アドレス変換機能を有し、パス８を介してプログラムか
らアクセスされ・喪論場アドレスに対して、そのアドレ
スの上位ビットに対応するセグメントテーブルを主メ毫
りｌよ砂続出し、このセグメントテーブルの内容と一環
アドレスの中位、ビットとから計算されるページテーブ
ルを主メモリｌより＊出し、このページテーブルＯ内容
と論理アドレスの下位ビットとから計算される物□理ア
ドレスを決定してメモリ１へのアクセスを行う。

しかし、論理アドレスに対応する、物理アドレスは必ず
しもメ峰りｌ上にあるとは限らない、この丸め、ページ
テーブルは対応する物理アドレスがメ令り上にあるかど
うかを示す情報を持ち、メモリ制御装置２はこの情報を
判定し、メモリ１上にない場合にはページ７オールトと
してメモリアクセス要求元に応答する。また、ページテ
ーブルは対応する１場アドレスのデータがメモリｌ上か
ら補助記憶装置６に転送中あるいは補助記憶装置６から
、メ峰りｌ上へ転送中であることを示す情報をも持ち、
またパス８からメモリアクセスの際にメモリ制御装置２
に渡される情報の中にそのメモリアクセスがページテー
ブルに対応する物理アドレスのデータをメ啼り！と補助
記憶装置６間で転送すゐ丸めのアクセスであることを示
す情報を持ち、メモリ制御装置２はこれら情報を判定し
、轟峡データがメ４９ｍと補助記憶装置間で転送中のと
龜に、その丸めの転送以、外のアクセスにもページフォ
ールトとして応答する。

内部にプ四グツムカクンタ（ＰＣ）を有する命令デ；−
ド用プ寵セッサ４は、パス８を介してメ納されたプログ
ラムを上記ＰＣの内容に従って続出し、そのグログ２ム
を解読し、その解読結果を命令デコードプロセラサル命
令実行プ■セッｔｙ４インターフェイス１２を介して命
令実行プ關セッナＩＩＫ転送する。ただし、プログラム
続出し時にメ峰り制御装置２からページ７オールトであ
ることを知らされた時は、これをページフォールトとし
て命令実行プロセラ？１１に報告する。ま九パス８を介
して入出力プロセッサ６からの割込ヲ受付ける機能を有
し、これを命令実行グロセッナに報告する。

命令実行プロセッｔ１１は前記転送され九グログツム解
読結果に従い、パス８を介してメ令り制御装置２にアク
セスし、主メモリ１のデータを胱出し、あるいは自プロ
セッサ内の演算レジスタのデータを続出し、Ｐｆｒ定の
演算を行い、その結果を再び主メモリ１に書込み、ある
いは自プμ令ツを内演算レジスタに格納、する、また、
命令によってハ、命令実行プａセッサ〜浮動小数点プロ
七ツを間インターフェイス９を介して、浮動小数点プ■
セツナ３にて演算を行う、ｔた条件分岐命令等では秦件
判定後１分皺する場合には、命令デコードブー七ツナ〜
命令実行プロセッサ間インターフェイス１２を介して命
令デコードプロセラｔ４内のプ四グ２ムカウンタに分岐
先アドレスをセットす石、を九、パス８を介して、入出
力グロセッナ５に割込を入力することができる。なお、
メモリア１１不時にページフォールトで６つ九と自は、
−ページ７オールト対応処域を行う、（この対応処理の
詳細は後述する。）・ 入出カプロセッサＳ紘入出力パス１Ｇを制御し、ま−に
パス６を介してメモリ制御装置８と接続され、入出力パ
ス内に接続される補助記憶装置６及び一般入出力装置１
３と、主メモリ１との間のデータ転送を行う、また、パ
ス８を介して、命令実行プロセラ？１１からＯ割込を受
付け、まえ命令デ；−ドブ謂セツナ４へ、入出力装置か
らの割込を入れる機能を有する。

パス制御装置１４は、パス＄を制御する丸めのもので、
パス８に接続されるメモリ制御装置２、命令デ；−ドプ
ロセッサ４、命令実行プロセッサ１１、入出カプロセッ
サ５から各々出力されるパス占有要求信号を受付け、優
先判定を行った後、どれか一つく対しパス占有許可信号
を出力する。

この占有許可信号を受は九装置はパス８に送信先、メモ
リアドレス、同データ、割込レベル、同メツセージ等の
情報を乗せることができる。

以上が第１図に示したシステムの動作概要であるが、本
発明に係わるページフォールト有無Ｏ点検機構は命令実
行プロセッサＩＩＫ姐込まれている。

第２図は本発明の一実施例を示す命令実行プ四セツナ１
１の構成図で、シーケンｔ３０は、命令デコードプロセ
ラ？４よシ命令解読データ送信信号３１と命令対応シー
ケンサ先頭番地３２を受取ｐ１これＫよって決まる命令
を実行する。を九命令デコードプ關セッサ〜命令実行プ
ロ七ツを間データ信号３Ｓに乗っている命令のアドレネ
情報は。

入力セレクタ３８、演算器１６、命令実行プロセツナ内
データバス１５を介して各種レジスタファイルされる。

この取込みが終了すると、命令デコードプ謬七ツサ４に
対し命令解読データ受付信号３８を出力し、命令デコー
ドプロセッサ４は、次Ｏ命令の準脩をする。ま九条件分
岐命令等では、命令実行プ四セツを内データバス１５を
介して命令デコードプ四セッサ〜命令実行プ四セツナ間
データ信号３１＄に分岐先アドレスを乗せ、プ？グラム
カウ、ンタセット信号３４を送信する。命令爽行ブー七
ツナ内データバス１５には、演算器１６の出力の他にス
テータス制御装置１７の出力、浮動小数点プ！セツナ３
からの転送デゴタ９、エラー要因レジスタ２１の出力も
乗せる仁とができ、七〇ｆ−タ紘アドレスレジスタ２３
、書込みデータレジスタ２４％演算レジスタ２８（以下
ＧＲと称する）、ワークレジスタ２９（以下ＷＫと称す
る、）ヘセットされた〕、命令実行プロセラ、す〜浮動
小数点プロセツナ関イ′ンター７エイス９や命令デコー
ドプ四七ツナ〜命令実行プロセッサ間データ信号３１８
に出力され九りする。これらの制御はシーケンサ３０が
行う、第３図では煩雑化を避ける九めこれらの制御信号
は省略している。を九、ＧＲ２１１，ＷＫ２ｏは各々、
複数のレジスタを有するレジスタファイルであｐｌその
アドレスもシーケン−１＃″３０が制御する。

演算器１６のム人力には入力セレクタ３７を介し、ＧＩ
１８．ＷＫ２９．続出しデータレジスタ！ｓの出力、あ
るいはシーケンｔ３０が直接データパターンを制御する
リテラルデータ３６が入力でき、また、Ｂ入力には０１
２ｇ、ＷＫ２９．読出しデータレジスタ２５の出力、命
令デコードプはセラサル命令実行プロセッサ間データ傭
号３ｓが入力でき、これら入力の組合わせと積算モード
（＋、−など）をシーケンサ３０が指定することによ〉
所定の演算を行うことができる。

また、パス＄を介してのメモリアクセスについては、パ
ス要求応答制御回路２６の制御によシ、アドレスレジス
タ２３で指定されるアドレスに書込みデータレジスタ２
４の内容を書込み、あるいは貌出しデータレジスタ２５
にメモリよシ銃出した内容をセットし、またページフォ
ールトを含むエラーが養ったときはエラー要因レジスタ
２７にその要因をセットする。Ｖ−ケンサ３０は、パス
要求応答制制回路２６に起動をかけた後、続出しデータ
填込みまたは書込み終了を待ち、同回路ｓ６よ１１Ｅｈ
ＩＦを受けると待ちを解除して、次の逃場へ進む。

入出力プロセツナＳへの割込にりいては、割込レベルご
とに特定のアドレスがあらかじめ割付けられておｐ、前
記メモリ書込みアクセスと同−手１１１により行われる
伊 ステータス制御装置１７は、演算結果及び途中結果を示
すフラグを制御するもので、演算器１６の出力とシーケ
ンｔ３０の指定により、これらの７ラグを制御する。

第Ｓ図は、上述し九命令実行プロセッサ１１内のステー
タス制御装置１１の詳細構成を示すもので、演算結果を
示すネガ（ＮＥＯＡ　）、ゼｏ（ＺＥＩ［））、４−２
ｙ　（ＥＶＥＮ）　、＊−パー７ｃｓ−（ＯＶＰ）、キ
ャリー（ＣＡＲ）のｓ′）ｏ演算インディケータ３９〜
４３の他に、本発明の特徴であるページフォールト事前
チェック不要フ２グ４４と、これに関適し１、「ページ
フォールト事前チェックをやったあるいはページフォー
ルト事前チェックが不要であつ九」ことを示す、リハー
サルフラグ４５を有する。

この５つの演算インディケータ３９〜４３とページフォ
ールト事前チェック不要７ラグ４４は、プログラムステ
ィタスワード（ＰＳＷ）ｌ）一部で＃）石。

ＰＳＷは、サブルーチンジャ／プ中、タスク切換の際に
１メモリ上の退避エリアに格納された）、そこから取出
されて新しいＰＳＷとしてセットされ九ｐするところの
、そのプログラムに個有のステータス情報であり、その
フォーマットを第４図に示す。

第４図で、ビットＮ０００〜３はプログラムの実行レベ
ル、ビットＮ０１４〜７はメモリプロテクション０丸め
の情報であるが、本特許にはさほど関係ない丸め、詳細
説明は省略する。ビットＮ００１０がページフォールト
事前チェック不要ブッダ４４、ビットＮＯ，１１〜１５
が５つの演算インディケータ３９〜４３に対応する。

そζで嬉３図に戻って、シーケンサ３０から送ｈａたス
テータス制御ファンクション信号４７、瀘算器の出力４
６、インディケータ３９〜４３自身の出力ｓｓ線ステー
タス制御回路５４に入力され、その出力社告インディケ
ータ３９〜４３の入力データとなっている。そしてシー
ケンサ３０からのステータス（ット信号４８がオンする
と、各インディケータ３９〜４３は更新される。また、
Ｐ８Ｗ−にット僅号４９がオンすると、演算（至）出力
４６０ビットＮ０．１１〜１５の内容が、ＮＥＧＡ。

ＺＥＲＯ，ｇＶｉｉ：Ｎ、ＯＷＬ　ＣＡＲＯ各インディ
ケータ３９〜４３１にセットされると同時に、データノ
（ス１６のビットＮ０．１０の内容が、ページフォール
ト事前チェック不要フラグ４４にセットされる。ｉ九Ｐ
８ＷＲ１ムＤ信号６０がオンすると、各インディケータ
３９〜４３の出力がデータノ（ス１ｓのビットＮ０．１
１〜１５に、ページフォールト事前チェ→クフラダ４４
の出力が、同／（ス１ｓのビットＮ０．１０にオンパス
される。

リバー伊ルアラグ４５は、り八−サルフラグセット信号
５１がオンするとセットされ、一つの命令の実行が終わ
ったことを示す信号である命令実行終了信号６２がオン
するとリセットされる。

各インディケータ３９〜４３の出這二ページフォールト
事前チェック不要フラグ４４の出力５６、リハーサル７
ラグ４５の出力５丁はシーケンサに送られ、各７ラグの
オンオフの判定をシーケンすａＯＫで行うことができる
。

喀５図は命令実行プロセッサ１１内のシーケンサ３０の
詳細構成を示すもので、シーケン管用マイクロプログラ
ム格納Ｘ％ＯＭｔｄ！み出し専用メモリ）６０＆Ｃは、
各種命令、工２−処理、割込地場に対応したマイクロプ
ロゲラ＾が格納されている。

そのアドレス６９は、ＲＯＭアドレスセレクタ５９０．
６９１によ）、□普通は、ＲＯＭアドレスカウンタ６１
によって＋１されたアドレス６８が選ばれ、命令の先頭
即ち、命令実行終了信号！！２がオンしているときは、
命令デコードプ胃セツｔから送られる命令対応シーケン
サ先頭番地３２が選ばれ、ページフォールトを含むエラ
ー発生時、即ちパス応答エラー信号７４がオンのときは
固定アドレス７６が選ばれ、条件判定の際には、条件成
立時に条件成立信号６６がオンし、ジャンプアドレスｉ
１７が遺ばれる。この選ばれたＲＯＭアドレスに対応し
九ＲＯＭ出カフ０は、マシンサイクル４１１にマイク−
インストラクションセット信号７６がオンするタインン
グで、マイク四イ／ストックク璽ンレジスタ６２にセッ
トされる。

マイク關インストツクシ目ンレジスタ６２の出力は、命
令実行プ謬セツナ１１全体を制御する信号であｐ、リテ
ラルデータ３６、ノ（ス起動制御信号１１．命令解読デ
ータ受付信号３３、プログラムカクンタセット儂号３４
、ステータス制御ファ／りＶＭν信号４７、リハーサル
フラグセット信号ｓ１．ステータスセット信号４ｇ、Ｐ
８Ｗ七ット慣号４・、−、ＪＩＩＩＷＢ乏ＡＤ　ｍ号５
Ｇ、命令実行終了信号１！　１１．　ＴＥ８ＴＢＩＴ−
にレクタ制御信号６６、ジャンプアドレス６丁その他の
各種制御信号１雪から成る。

ＴＲ８’ｒＢＩＴ　　セレクタ５８は、ＴＲ８’ｒＢＩ
Ｔ　　セレクタ制御信号６６によって制御され、１通常
は、その出力条件成立信号６５はオフであるが、マイク
冑プ四グ２ムにて秦件判定行う場合には、判定したいビ
ットが選択され、そのビットがオンならば、条件成立信
号６５がオンと唸る。セレクタ５８０大功としては前記
説明の、演算インディケータ出力５５、ベージ７オール
ト事前チエツク不要フラグ出力５６、す／Ｓ−サルフ２
ダ出力５７の他、各種ラストビット６４がある。

クロック制御回路６３は定周期のタイ電ンダＩ（パス５
３、！イク四インストラクシ習ンセット信号７６を発生
する回路であ多、命令の先１１において杜、命令対応シ
ーケンナ先頭番地３２等がそろったことを示す命令解読
データ送信信号３１がオンするまで、また、パス８との
データ転送において、応答があったことを示すパス応答
制御信号７３がオンするまで、前記タイ電ンダパルスｓ
３、ｉイクロインストラクシ冒ンセット信号７６をｔプ
レスする機能を有する。

以上で実施例０構成のｗｉ明を終え、次にこの実施例に
おけゐ処ｍｙａ−を第６図および第１図によって説明す
る。

第−Ｅ＃ｉ、演算レジスタ２８を構成するレジスタＧＲ
Ｉ〜ＧＢＩ・（第２図）をメモリｌ上へ退’Ｉｋｆ＆た
めｏ命令（８ムＶＥ　ＲＥＧＩ８ＴＥＢ）Ｋ対応するシ
ーケンｔ３０のマイクロブ四ダ２ム処理を示し九もので
ある。

本命令紘、レジスタＧＲＩの内容をメモリ１ｉ１Ｃ書込
んだ後に、レジスタＧＲ２〜ＧＢ１ｇの内容もメそりへ
書込む丸め、最初に述べ九ように、ページフォールト事
前チェックが必要な命令である。

そζでステップ１０Ｇで娘、命令デコードプロセツナ４
からのデータ信号３５（オペランドアドレス−を示す、
）をワークレジスタ２９内のレジスタＷＫＩＫ＊込み、
命令解読データ受付信号３３をオンして命令デー−ドプ
ロセツｔ４にデータ受堆りえことを知ｂａｔ、ページフ
ォールド事前チェック不要７ツグ４４を判定して、本フ
ラグ立つていれば以下のステップ１０１〜１０４をとば
して、ステップ１０５ヘジヤンプする。

ステップ１０１〜１０４では、レジスタ退避エリアの先
頭番地と蛾終ＩＩ地についてページフォールトが発生す
るかどうかを、メモリ続出しアクセスによシ確−する。

即ち、ステップ１０１，１０３でレジスタＷＫＩの内容
とそれに１ｓを加えた内容をアドレスレジスタ２８にセ
ットしてメモリ貌み出しを行い、その結果をステップ１
Ｇ！、１０４でしらべ、ページフォールトを含むエラー
があっ九ときは、第５図のエラー信号７４がオンし、固
定アドレス７５が選択され、ＴＲＡＰルーチン（第７図
）ヘジャンプする。ページフォールトを含むエラーがな
けれｄ１ステップ１０８へ進む。

ステップ１０Ｂでは、リハーサルフラグ４ｇをセットす
る０本７９グは、「ページフォールト事前チェックをや
つえあるいはページ７オールト事前チエツクが不要であ
つ九」ことを示し、命令実行終了時にリセットされる。

ステップ１０６〜１０Ｇは、本命令の本来ＯＭ運である
レジスタＧＲＩ〜ＧＲＩ　６のメモリへの格納処理であ
る。即ちレジスタＷＫＩの指示するアドレスから履に１
６個のレジスタＧＲＩ〜０８１６の内容を順次主メモリ
上へ書込む、もし、この適中でページフォールトを含む
エラー発生があり走時紘、ＴＲＡＰループ／へジャンプ
する。

このようにページフォールト事前チェック不要Ｏ鳩舎に
紘、ステップ１０１Ｎ１０４の２回のメモリアクセスを
省略することかで自る。

嬉７１１はＴＲＡＰルーチンの処理と、０８（オペレー
ティングシステム）のページフォールトｌ＆鳳を示す。

！８ムＰルーチンのステップ２０Ｇでは、悪、ラー要因
をレジスタＷＫＩＫ取込み、ステップ２０１ではページ
フォールトかどうか判定する。ページフォールト以外な
らばハードエラー処理プログツムヘジャンプする。ステ
ップ２０２ではリフ１−サルフツダ４ｓがオンかどうか
判定し、オｙならば、ページフォールトが発生するはず
でないのに発生し九ということでハードエラー処理プロ
グツムヘジャンプする。第６図の例で紘ステップ１０７
゜１０９等からのページフォールトによるＴＲＡＰルー
チンへのジャンプがこれに相当する。ステップ２０３．
２０４ではページフォールト発生時のメモリアクセス情
報とそのときのＰＣ，！−Ｐ８Ｗをメモリ１へ退避する
。なおここで込うＰＣとは命令デコードプロセッサ４の
ＰＣモはなく、命令斃始時に、命令デコードプロセラサ
ル命令実行プーセツナ間インターフェイス１２を介して
取込まれ、命令実行プロセツナ１１内に格納されるＰＣ
のむとである０本ＰＣＫついては、嬉Ｒｍでも説明しな
かつ九が、その出力はデータバス１５に乗せることがで
き、ＰＡＷと同様に、メモリ１へ格納できる。

ステップ２０５ではメモリ１よ如０８ページフォールト
処［ＩＫ対応する新たなＰＣ，ｐｓｗｔ−＊出し、仁の
ＰｇＷ内の演算インディケータ３９〜４３、ページフォ
ールトに事前チェック不要ビット４４を命令実行プ四セ
ツ＋１１内Ｏ所定０７ラグにセットし、ＰＣは命令デコ
ードプロセツナ４０ＰＯＫセツトし、命令実行終了とす
る。

ここで制御は０８に移され、Ｏ８のページフォールト処
理へリンクすると、ζこではステップ３０Ｇで退避した
メモリアクセス情報をもとにベージフォールト鍍尚ペー
ジを補助記憶装置からメ峰すヘ上げ、ステップ３０１で
先に退避し九ＰＣ。

Ｐ８Ｗを再びセットして、命令再開をする。

以上のように１本発明によればページフォールト事前チ
ェツタ不要ビットを設けることＫより、ページフォール
トが発生せぬことがあらかじめ分っている場合には、ペ
ージフォールト事前チェックを省略することができる。

この効果は、処理装置システムが大きくなり、メ罎り壕
での続出しアクセスが遅くなる＃１ど効果が大龜い。

しかも、このブックをチェックするのは、マイクロプロ
グラムで行うが、マイクロプログラムは一般に並列処理
性が高く、このチェックのためにＩＸテップ増加とはな
らないこと、近年の命令の高機能化により、メモリ書込
み後に更に、メ令すアクセスを有する命令の比重が増え
ていることなどから、本発明は大きな効果がある。

更にページフォールト事前チェック不要ビットを、タス
クあるいはサラルーチン毎に切換えるＰ８Ｗの中の１ビ
ツトとすれば、常駐タスク、常駐すブルーチンではペー
ジフォールト事前チェツタをやらない等の極細かい使い
分けが、煩雑さを増加４せることなく実現で亀、リアル
タイム性を要求されるシステムにおいて、平均命令実行
速度の向上に大きな効果がある。

【図面の簡単な説明】

９１図は本発明に関わる、計算機システムの全体構成図
％ｔｓ２図は第１図の中の命令実行プロセッサの構成図
、第３図は第２図のプ四七ツ！内Ｑステータス制御装置
の実施例を示す図、第４図はＰ８Ｗのフォーマット例を
示す図、第Ｓ図は１１１１２図の命令実行プロセッサ内
のシーケンサの詳細構成図、嬉６図は第２図の命令実行
！イク胃プ關グツムによる本発明に関わる処５ｙｖｘ−
の例を示す図、第７図は同じ（ＴＲＡＰ＃−チンの処１
１７Ｅｌ−とＯ８のページフォールト処理フローを示す
図である。 ｌ・・・主メモリ、２・・・メそり制御装置、４１１６
＠命令デ＝−ドブ四セッサ、ト・・入出力プロセッサ、
６一番補助記憶装置、１１・−命令実行プロセッサ、１
７・−ステータス制御装置、３０−・・シーケンサ、４
４・・・ページフォールト事前チェック不要フラグ、４
５−・・リハーサルフラグ、６０−Ｉシーケン！用！イ
クログａグラム格納′ｆＬＯＭ。 代理人　弁理士　秋本正夾

Claims (1)

【特許請求の範囲】
1. １、グログツム上Ｏ論堰アドレスを主メモリ上の物塩ア
   ドレスに変換する動的アドレス変換機構と、諌アドレス
   変換時にページフォールトが必要嘉否かを検出するベー
   ジ７オールト検出手段と、ページフォールト検出啼現在
   のプログ２ムカクンタの内春七プ四グツムステータスを
   退避したのち１．所要のページフォールト処理を行うオ
   ペレーテングシステムに制御を移し、該所要のページフ
   ォールト処場０ＩＩＩＩ時点から上記退避していたプロ
   グ２ムカクンタの内容とプ關グ２ムステータスを回復し
   て命令Ｏ実行を再開するように制御するページフォール
   ト機構を有した仮想記憶処理装置において、プログツム
   または何らかの手段にて書換え可能なフラグを設けると
   ともに、メモリ書込みを行り九後）［Ｋメモリアクセス
   を有する複数アドレス命令の実行時に、上記７９ダがオ
   ンであれば上記複数アドレス命令の実行前に皺命令実行
   時のメモ雫アク七スに対してページフォールドが尭生ず
   るか否かを事前チェックしてもし必要なら所要のページ
   フォールト処理を上記ページフォールト機構によｐ行っ
   た後に上記複数アドレス命令を実行するように制御し、
   またもし上記フラグがオンであれば上記ベージ７オール
   ト発生の事前チェックを行わずに上記複数アドレス命令
   を直ちに実行するように制御する機能を備えたことを特
   徴とする仮想記憶処理装置。