JPS6141421B2 - - Google Patents
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- Publication number
- JPS6141421B2 JPS6141421B2 JP56044891A JP4489181A JPS6141421B2 JP S6141421 B2 JPS6141421 B2 JP S6141421B2 JP 56044891 A JP56044891 A JP 56044891A JP 4489181 A JP4489181 A JP 4489181A JP S6141421 B2 JPS6141421 B2 JP S6141421B2
- Authority
- JP
- Japan
- Prior art keywords
- entry
- exception
- routine
- exception handling
- control memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御方式、特に
マクロ命令に対応した処理を実行するに当つて例
外状態が発生したとき、ノーマル・ルーチン用エ
ントリと対にされる例外処理用エントリによつて
例外処理を実行させるように構成して、従来ノー
マル・ルーチンによつて例外状態の有無をチエツ
クしていた方式に代えて、実行速度を向上したマ
イクロプログラム制御方式に関するものである。
マクロ命令に対応した処理を実行するに当つて例
外状態が発生したとき、ノーマル・ルーチン用エ
ントリと対にされる例外処理用エントリによつて
例外処理を実行させるように構成して、従来ノー
マル・ルーチンによつて例外状態の有無をチエツ
クしていた方式に代えて、実行速度を向上したマ
イクロプログラム制御方式に関するものである。
一般にマイクロプログラムによつて処理が実行
されるデータ処理装置においては、与えられたマ
クロ命令にもとづいて制御メモリ上の対応するエ
ントリをアクセスし、当該エントリによつてポイ
ントされている所定の処理ルーチンに分岐して当
該ルーチンを実行するようにされている。そし
て、当該処理ルーチン（本願にいうノーマル・ル
ーチン）によつて、例えば特権例外などの例外状
態の有無をチエツクした上で本来のルーチンを実
行するようにしている。
されるデータ処理装置においては、与えられたマ
クロ命令にもとづいて制御メモリ上の対応するエ
ントリをアクセスし、当該エントリによつてポイ
ントされている所定の処理ルーチンに分岐して当
該ルーチンを実行するようにされている。そし
て、当該処理ルーチン（本願にいうノーマル・ル
ーチン）によつて、例えば特権例外などの例外状
態の有無をチエツクした上で本来のルーチンを実
行するようにしている。
このために、例外状態が存在していない場合に
おける処理速度がその分だけ遅れることとなる。
また従来所望の例外処理ルーチンに分岐するに当
つても遅延を生じていた。
おける処理速度がその分だけ遅れることとなる。
また従来所望の例外処理ルーチンに分岐するに当
つても遅延を生じていた。
本発明は、上記の点を解決すべく、例外状態の
有無をハードウエアによつて検出した上で直接的
に例外処理用エントリをアクセスするようにし、
例外状態が存在しない場合におけるノーマル処理
の処理速度を向上し、かつ一般にマクロ命令のオ
ペレーシヨン・コードに対応して存在するはずで
ある最適な例外処理ルーチンを用意して当該例外
処理ルーチンへの分岐を高速度で行なうようにす
ることを目的としている。そしてそのため、本発
明のマイクロプログラム制御方式は、マクロ命令
に対応した処理を制御メモリ上に格納されたマイ
クロ・プログラムによつて実行するデータ処理装
置において、上記マクロ命令による上記制御メモ
リ上のエントリ部にノーマル・ルーチン用エント
リと例外処理用エントリとを対にもうけると共に
上記ノーマル・ルーチン用エントリによつて上記
マクロ命令に対応したマイクロ・プログラムをポ
イントしかつ上記例外処理用エントリによつて対
応した例外処理ルーチンをポイントするよう構成
した制御メモリ、上記マクロ命令を解読した結果
にもとづいて例外状態の存在を検出する例外検出
回路、および上記制御メモリに対するアクセス・
アドレス情報をスタツクするアドレス・スタツク
部をそなえてなり、上記例外検出回路による出力
によつて上記制御メモリに対するアクセス・アド
レス情報中の少なくとも１ビツトをセツトあるい
はリセツトするよう構成し、上記例外状態の存在
時に上記ノーマル・ルーチン用エントリに代えて
上記例外処理用エントリをアクセスして、対応す
る例外処理ルーチンに分岐させ、該例外処理ルー
チンが、上記ノーマル・ルーチン用エントリをア
クセスするアクセス・アドレス情報を上記アドレ
ス・スタツク部にスタツクする機能と、該当する
例外処理機能と、当該例外処理機能を実行した結
果にもとづいてノーマル・ルーチンに復帰可能な
場合に上記アドレス・スタツク部にスタツクされ
ている内容をアクセス・アドレス情報とするリタ
ーン機能とを少なくとも有するよう構成されてい
ることを特徴としている。以下図面を参照しつつ
説明する。
有無をハードウエアによつて検出した上で直接的
に例外処理用エントリをアクセスするようにし、
例外状態が存在しない場合におけるノーマル処理
の処理速度を向上し、かつ一般にマクロ命令のオ
ペレーシヨン・コードに対応して存在するはずで
ある最適な例外処理ルーチンを用意して当該例外
処理ルーチンへの分岐を高速度で行なうようにす
ることを目的としている。そしてそのため、本発
明のマイクロプログラム制御方式は、マクロ命令
に対応した処理を制御メモリ上に格納されたマイ
クロ・プログラムによつて実行するデータ処理装
置において、上記マクロ命令による上記制御メモ
リ上のエントリ部にノーマル・ルーチン用エント
リと例外処理用エントリとを対にもうけると共に
上記ノーマル・ルーチン用エントリによつて上記
マクロ命令に対応したマイクロ・プログラムをポ
イントしかつ上記例外処理用エントリによつて対
応した例外処理ルーチンをポイントするよう構成
した制御メモリ、上記マクロ命令を解読した結果
にもとづいて例外状態の存在を検出する例外検出
回路、および上記制御メモリに対するアクセス・
アドレス情報をスタツクするアドレス・スタツク
部をそなえてなり、上記例外検出回路による出力
によつて上記制御メモリに対するアクセス・アド
レス情報中の少なくとも１ビツトをセツトあるい
はリセツトするよう構成し、上記例外状態の存在
時に上記ノーマル・ルーチン用エントリに代えて
上記例外処理用エントリをアクセスして、対応す
る例外処理ルーチンに分岐させ、該例外処理ルー
チンが、上記ノーマル・ルーチン用エントリをア
クセスするアクセス・アドレス情報を上記アドレ
ス・スタツク部にスタツクする機能と、該当する
例外処理機能と、当該例外処理機能を実行した結
果にもとづいてノーマル・ルーチンに復帰可能な
場合に上記アドレス・スタツク部にスタツクされ
ている内容をアクセス・アドレス情報とするリタ
ーン機能とを少なくとも有するよう構成されてい
ることを特徴としている。以下図面を参照しつつ
説明する。
図は本発明の一実施例構成を示す。図中、１は
マクロ命令レジスタ、２はマクロ命令解読用
ROM、３は例外検出回路、４は制御メモリ・ア
クセス・アドレス・レジスタ、５は制御メモリ、
６は制御メモリ・アクセス・アドレス・スタツ
ク、７−０ないし７−ｎは夫々マクロ命令対応エ
ントリ部、８−０ないし８−ｐは夫々例外処理ル
ーチン、９はレジスタ、１０ないし１２は夫々ア
ンド回路、１３はオア回路、１４はノツト回路を
表わしている。
マクロ命令レジスタ、２はマクロ命令解読用
ROM、３は例外検出回路、４は制御メモリ・ア
クセス・アドレス・レジスタ、５は制御メモリ、
６は制御メモリ・アクセス・アドレス・スタツ
ク、７−０ないし７−ｎは夫々マクロ命令対応エ
ントリ部、８−０ないし８−ｐは夫々例外処理ル
ーチン、９はレジスタ、１０ないし１２は夫々ア
ンド回路、１３はオア回路、１４はノツト回路を
表わしている。
また各マクロ命令対応エントリ部には、(i)ノー
マル・ルーチン用エントリと(ii)例外処理用エント
リとをそなえ、前者は図示を省略したノーマル処
理ルーチンに分岐するよう指示し、後者は所望の
例外処理ルーチンに分岐するよう指示している。
マル・ルーチン用エントリと(ii)例外処理用エント
リとをそなえ、前者は図示を省略したノーマル処
理ルーチンに分岐するよう指示し、後者は所望の
例外処理ルーチンに分岐するよう指示している。
マクロ命令解読用ROM２から読出される内容
には、例えば＃０ビツトには特権例外チエツク・
ビツトが与えられており、特権モードでない場合
に上記＃０ビツトが論理「１」となつていれば例
外とされる。また＃１ビツトには汎用レジスタ・
ナンバ・チエツク・ビツトが与えられており、例
えば汎用レジスタのナンバが奇数であるときに
＃１ビツトが論理「１」となつていれば例外とさ
れる。また同様に＃２ビツトはアドレス・バンダ
リ・チエツク・ビツトとして利用されている。勿
論上記以外に＃３ビツト、………が例外チエツク
用に用いられることを禁止するものではない。
には、例えば＃０ビツトには特権例外チエツク・
ビツトが与えられており、特権モードでない場合
に上記＃０ビツトが論理「１」となつていれば例
外とされる。また＃１ビツトには汎用レジスタ・
ナンバ・チエツク・ビツトが与えられており、例
えば汎用レジスタのナンバが奇数であるときに
＃１ビツトが論理「１」となつていれば例外とさ
れる。また同様に＃２ビツトはアドレス・バンダ
リ・チエツク・ビツトとして利用されている。勿
論上記以外に＃３ビツト、………が例外チエツク
用に用いられることを禁止するものではない。
例外検出回路３は上述のROM２の出力にもと
づいてハードウエアによつて例外状態の有無を検
出する。
づいてハードウエアによつて例外状態の有無を検
出する。
通常状態においては、例外状態が存在せず、こ
のため、アドレス・レジスタ４の＃15ビツトは論
理「０」にある。このために新らたにセツトされ
たマクロ命令に対応したアクセス時に、アドレ
ス・レジスタ４の内容によつて制御メモリ５がア
クセスされる場合、アドレス・レジスタ４の内容
によつて決まる１つのエントリ部７−ｉにおける
上記ノーマル・ルーチン用エントリがアクセスさ
れる。そして、これによつて、ノーマル処理ルー
チン（図示せず）が実行される。
のため、アドレス・レジスタ４の＃15ビツトは論
理「０」にある。このために新らたにセツトされ
たマクロ命令に対応したアクセス時に、アドレ
ス・レジスタ４の内容によつて制御メモリ５がア
クセスされる場合、アドレス・レジスタ４の内容
によつて決まる１つのエントリ部７−ｉにおける
上記ノーマル・ルーチン用エントリがアクセスさ
れる。そして、これによつて、ノーマル処理ルー
チン（図示せず）が実行される。
しかし、上記例外検出回路３が例外状態の存在
を検出すると、アドレス・レジスタ４の＃15ビツ
トを論理「１」とする。このために、新らたにセ
ツトされたマクロ命令に対応したアクセス時に、
上記１つのエントリ７−ｉにおける上記例外処理
用エントリがアクセスされ、例えば＃０例外処理
ルーチン８−０に分岐されることとなる。
を検出すると、アドレス・レジスタ４の＃15ビツ
トを論理「１」とする。このために、新らたにセ
ツトされたマクロ命令に対応したアクセス時に、
上記１つのエントリ７−ｉにおける上記例外処理
用エントリがアクセスされ、例えば＃０例外処理
ルーチン８−０に分岐されることとなる。
例外処理ルーチン例えば８−０においては、最
初にアドレス・レジスタ４の内容中の＃15ビツト
を論理「０」に変えた上でアドレス・スタツク６
にスタツクし、次いで例外処理を実行する。その
結果においてマクロ命令にて対処可能であればリ
ターン命令によつて、先にスタツクしたアドレス
情報（＃15ビツトは論理「０」）をアドレス・レ
ジスタ４にセツトする。これによつて今度はノー
マル・ルーチン用エントリがアクセスされること
となり、ノーマル処理ルーチンが実行される。ま
た上記対処不可能な場合には、割込みを発生す
る。
初にアドレス・レジスタ４の内容中の＃15ビツト
を論理「０」に変えた上でアドレス・スタツク６
にスタツクし、次いで例外処理を実行する。その
結果においてマクロ命令にて対処可能であればリ
ターン命令によつて、先にスタツクしたアドレス
情報（＃15ビツトは論理「０」）をアドレス・レ
ジスタ４にセツトする。これによつて今度はノー
マル・ルーチン用エントリがアクセスされること
となり、ノーマル処理ルーチンが実行される。ま
た上記対処不可能な場合には、割込みを発生す
る。
以上説明した如く、本発明によれば、ハードウ
エアによつて例外状態の有無をチエツクし、制御
メモリ上の例外処理ルーチン用エントリに入るよ
うにしている。このために、例外状態が存在しな
い場合のノーマル処理ルーチンの実行が高速化さ
れる。また例外処理ルーチンに分岐するまでの遅
延が殆んどなく、かつマクロ命令のオペレーシヨ
ン・コードに対応した最適の例外処理ルーチンに
分岐することが可能となる。
エアによつて例外状態の有無をチエツクし、制御
メモリ上の例外処理ルーチン用エントリに入るよ
うにしている。このために、例外状態が存在しな
い場合のノーマル処理ルーチンの実行が高速化さ
れる。また例外処理ルーチンに分岐するまでの遅
延が殆んどなく、かつマクロ命令のオペレーシヨ
ン・コードに対応した最適の例外処理ルーチンに
分岐することが可能となる。
また本発明の場合には、例外処理ルーチンに入
ることを条件にノーマル・ルーチン用エントリを
アクセスするアクセス・アドレス情報をスタツク
するようにしている。このために、複数の命令に
共通な例外処理ルーチンについては、制御メモリ
上に共通に１つのみをもうければ足り、制御メモ
リの容量を有効利用することが可能となる。即
ち、従来の場合には、例外処理の実行については
ノーマル・ルーチン内で行い、割込みが必要な場
合に限ぎつて、アドレス情報をセーブして割込み
処理に入つてゆくようにしていた。このために、
割込み処理においては共通化をはかることができ
たが、各ノーマル・ルーチン内での例外処理につ
いては各ノーマル・ルーチン内に個別に用意する
必要があり、例外処理についての共通化をはかる
ことができなかつた。本発明においては、この例
外処理についての共通化をもはかることが可能と
なつている。
ることを条件にノーマル・ルーチン用エントリを
アクセスするアクセス・アドレス情報をスタツク
するようにしている。このために、複数の命令に
共通な例外処理ルーチンについては、制御メモリ
上に共通に１つのみをもうければ足り、制御メモ
リの容量を有効利用することが可能となる。即
ち、従来の場合には、例外処理の実行については
ノーマル・ルーチン内で行い、割込みが必要な場
合に限ぎつて、アドレス情報をセーブして割込み
処理に入つてゆくようにしていた。このために、
割込み処理においては共通化をはかることができ
たが、各ノーマル・ルーチン内での例外処理につ
いては各ノーマル・ルーチン内に個別に用意する
必要があり、例外処理についての共通化をはかる
ことができなかつた。本発明においては、この例
外処理についての共通化をもはかることが可能と
なつている。
図は本発明の一実施例構成を示す。
図中、１はマクロ命令レジスタ、２はマクロ命
令解読用ROM、３は例外検出回路、４は制御メ
モリ・アクセス・アドレス・レジスタ、５は制御
メモリ、６は制御メモリ・アクセス・アドレス・
スタツク、７−０ないし７−ｎは夫々マクロ命令
対応エントリ部、８−０ないし８−ｐは夫々例外
処理ルーチンを表わす。
令解読用ROM、３は例外検出回路、４は制御メ
モリ・アクセス・アドレス・レジスタ、５は制御
メモリ、６は制御メモリ・アクセス・アドレス・
スタツク、７−０ないし７−ｎは夫々マクロ命令
対応エントリ部、８−０ないし８−ｐは夫々例外
処理ルーチンを表わす。
Claims (1)
- １ マクロ命令に対応した処理を制御メモリ上に
格納されたマイクロ・プログラムによつて実行す
るデータ処理装置において、上記マクロ命令によ
る上記制御メモリ上のエントリ部にノーマル・ル
ーチン用エントリと例外処理用エントリとを対に
もうけると共に上記ノーマル・ルーチン用エント
リによつて上記マクロ命令に対応したマイクロ・
プログラムをポイントしかつ上記例外処理用エン
トリによつて対応した例外処理ルーチンをポイン
トするよう構成した制御メモリ、上記マクロ命令
を解読した結果にもとづいて例外状態の存在を検
出する例外検出回路、および上記制御メモリに対
するアクセス・アドレス情報をスタツクするアド
レス・スタツク部をそなえてなり、上記例外検出
回路による出力によつて上記制御メモリに対する
アクセス・アドレス情報中の少なくとも１ビツト
をセツトあるいはリセツトするよう構成し、上記
例外状態の存在時に上記ノーマル・ルーチン用エ
ントリに代えて上記例外処理用エントリをアクセ
スして、対応する例外処理ルーチンに分岐させ、
該例外処理ルーチンが、上記ノーマル・ルーチン
用エントリをアクセスするアクセス・アドレス情
報を上記アドレス・スタツク部にスタツクする機
能と、該当する例外処理機能と、当該例外処理機
能を実行した結果にもとづいてノーマル・ルーチ
ンに復帰可能な場合に上記アドレス・スタツク部
にスタツクされている内容をアクセス・アドレス
情報とするリターン機能とを少なくとも有するよ
う構成されていることを特徴とするマイクロプロ
グラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4489181A JPS57159348A (en) | 1981-03-27 | 1981-03-27 | Microprogram control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4489181A JPS57159348A (en) | 1981-03-27 | 1981-03-27 | Microprogram control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57159348A JPS57159348A (en) | 1982-10-01 |
| JPS6141421B2 true JPS6141421B2 (ja) | 1986-09-16 |
Family
ID=12704098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4489181A Granted JPS57159348A (en) | 1981-03-27 | 1981-03-27 | Microprogram control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57159348A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188745A (ja) * | 1983-04-08 | 1984-10-26 | Nec Corp | 例外検出方式 |
| JPS63147236A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242339A (en) * | 1975-09-30 | 1977-04-01 | Nec Corp | Micro instruction address production system |
-
1981
- 1981-03-27 JP JP4489181A patent/JPS57159348A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242339A (en) * | 1975-09-30 | 1977-04-01 | Nec Corp | Micro instruction address production system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57159348A (en) | 1982-10-01 |
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