JPS63147236A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63147236A JPS63147236A JP29532186A JP29532186A JPS63147236A JP S63147236 A JPS63147236 A JP S63147236A JP 29532186 A JP29532186 A JP 29532186A JP 29532186 A JP29532186 A JP 29532186A JP S63147236 A JPS63147236 A JP S63147236A
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Links
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- 230000010365 information processing Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 3
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- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機方式をとるマイクロプログラム制御
の情報処理装置に関し、特に例外割込み方式に関する。
の情報処理装置に関し、特に例外割込み方式に関する。
従来、この種の情報処理装置は、装置が仮想計算機とし
て動作している時、例外を検出すると例外割込み処理を
行なう特定のマイクロプログラムを起動し、起動された
マイクロプログラムは発生した例外の種類を判定して、
その例外の種類に従って仮想計算機のモードで例外割込
み処理を行なうか、実計算機のモード（仮想計算機のモ
ーＴ）で例外割込み処理を行なうかを決定していた。
て動作している時、例外を検出すると例外割込み処理を
行なう特定のマイクロプログラムを起動し、起動された
マイクロプログラムは発生した例外の種類を判定して、
その例外の種類に従って仮想計算機のモードで例外割込
み処理を行なうか、実計算機のモード（仮想計算機のモ
ーＴ）で例外割込み処理を行なうかを決定していた。
上述した従来の情報処理装置は、マイクロプログラムが
例外の種類を判定し、装置が仮想計算機のモードで動作
している時にＶＭ（仮想計算機）のモードで直接例外割
込み処理を行なうか実計算機のモードで例外割込み処理
を行なうかを決定し、仮想計算機のモードでは直接処理
できない例外のときにはマイクロプログラムでＶＭモー
ドフラグをリセットすることにより仮想計算機のモード
から実計算機のモードへの遷移を行なっているため、性
能低下、マイクロプログラムのステップ増加を招くとい
う欠点がある。
例外の種類を判定し、装置が仮想計算機のモードで動作
している時にＶＭ（仮想計算機）のモードで直接例外割
込み処理を行なうか実計算機のモードで例外割込み処理
を行なうかを決定し、仮想計算機のモードでは直接処理
できない例外のときにはマイクロプログラムでＶＭモー
ドフラグをリセットすることにより仮想計算機のモード
から実計算機のモードへの遷移を行なっているため、性
能低下、マイクロプログラムのステップ増加を招くとい
う欠点がある。
本発明の情報処理装置は、
装置が仮想計算機として動作していることを示すＶＭモ
ードフラグと。
ードフラグと。
処理すべき命令の命令語やオペランドに関するメモリへ
のアクセス例外や、命令の実行によって発生する例外を
検出する例外検出手段と、例外検出手段で検出された例
外検出信号を入力とし、特定の例外検出信号が入力され
た時ＶＭモードフラグをリセットするＶＭモードリセッ
ト手段と、 複数のマイクロ命令語が格納されている制御記憶を有し
、例外検出手段の例外検出信号に応答して、マイクロ命
令語を順次出力する制御記憶手段とを有している。
のアクセス例外や、命令の実行によって発生する例外を
検出する例外検出手段と、例外検出手段で検出された例
外検出信号を入力とし、特定の例外検出信号が入力され
た時ＶＭモードフラグをリセットするＶＭモードリセッ
ト手段と、 複数のマイクロ命令語が格納されている制御記憶を有し
、例外検出手段の例外検出信号に応答して、マイクロ命
令語を順次出力する制御記憶手段とを有している。
したがって、装置が仮想計算機として動作して実計算機
のモードに遷移することにより、例外割込み処理を行な
うマイクロプログラムは装置が仮想計算機として動作し
ていることを意識しなくて済む。
のモードに遷移することにより、例外割込み処理を行な
うマイクロプログラムは装置が仮想計算機として動作し
ていることを意識しなくて済む。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の、一実施例を示すブロ
ー、り図である。
ー、り図である。
本情報処理装置は、例外検出手段１と、ＶＭモードリセ
ット手段２と、制御記憶手段３と、７Ｍモードフラグ４
とを有している。
ット手段２と、制御記憶手段３と、７Ｍモードフラグ４
とを有している。
７Ｍモードフラグ４は装置がＶＭモードで動作している
ことを示すフリップフロップで、′θ″のとき実計算機
のモード、”１”のとき仮想計算機のモードであること
を示す、ＶＭモード信号は信号線４００を介して外部に
出力される。
ことを示すフリップフロップで、′θ″のとき実計算機
のモード、”１”のとき仮想計算機のモードであること
を示す、ＶＭモード信号は信号線４００を介して外部に
出力される。
例外検出手段１は本情報処理装置で処理すべきソフトウ
ェア命令の命令語やオペランドに関するメモリ（図示せ
ず）へのアクセス例外や命令の実行によって発生する例
外を検出し、検出した複数の例外検出信号ｅｘ０〜ｅ！
□を信号線１００を介してＶＭモードリセット手段２に
与える。
ェア命令の命令語やオペランドに関するメモリ（図示せ
ず）へのアクセス例外や命令の実行によって発生する例
外を検出し、検出した複数の例外検出信号ｅｘ０〜ｅ！
□を信号線１００を介してＶＭモードリセット手段２に
与える。
ＶＭモードリセット手段２は例外検出手段ｌで検出され
た例外検出信号ｅ！。〜ｅ！。をグループ分けし、装置
がＶＭモードとして動作しているとき、例外検出信号ｅ
！。〜ｅｘｎが仮想計算機のモードで直接処理できない
例外であると、７Ｍモードフラグ４をリセットするＶＭ
モードリセット信号を信号線２０１を介して出力し、ま
た例外検出手段１で検出された例外検出信号ｅ□。〜ｅ
８゜が入力されると、例外処理マイクロプログラム起動
信号を信号線２００を介して制御記憶手段３に対して出
力する。
た例外検出信号ｅ！。〜ｅ！。をグループ分けし、装置
がＶＭモードとして動作しているとき、例外検出信号ｅ
！。〜ｅｘｎが仮想計算機のモードで直接処理できない
例外であると、７Ｍモードフラグ４をリセットするＶＭ
モードリセット信号を信号線２０１を介して出力し、ま
た例外検出手段１で検出された例外検出信号ｅ□。〜ｅ
８゜が入力されると、例外処理マイクロプログラム起動
信号を信号線２００を介して制御記憶手段３に対して出
力する。
制御記憶手段３はアドレス回路３０とアドレスレジスタ
３１と制御記憶３２と制御レジスタ３３で構成されてい
る。アドレスレジスタ３１はマイクロ命令のアドレスを
保持するレジスタである。アドレス回路３０は例外処理
マイクロプログラム起動信号に応答して、例外処理を行
なうマイクロプログラムの先頭アドレスをアドレスレジ
スタ３１に与え、以後現マイクロプロ命令語の次に実行
するマイクロ命令語のアドレスをアドレスレジスタ３１
に与えていく、制御記憶３２は複数のマイクロ命令語が
格納されており、アドレスレジスタ３１の保持する内容
でアドレスを与えられ、対応するマイクロ命令語が制御
レジスタ３３に読出され、同時に次に実行するマイクロ
命令語のアドレスがアドレス回路３０に出力される。制
御レジスタ３３はマイクロ命令語を保持するレジスタで
、その出力で演算部（図示せず）を制御する。また、本
レジスタの保持する内容で信号線３０１を介して７Ｍモ
ードフラグ４をセット、信号線３００を介してリセット
することができる。
３１と制御記憶３２と制御レジスタ３３で構成されてい
る。アドレスレジスタ３１はマイクロ命令のアドレスを
保持するレジスタである。アドレス回路３０は例外処理
マイクロプログラム起動信号に応答して、例外処理を行
なうマイクロプログラムの先頭アドレスをアドレスレジ
スタ３１に与え、以後現マイクロプロ命令語の次に実行
するマイクロ命令語のアドレスをアドレスレジスタ３１
に与えていく、制御記憶３２は複数のマイクロ命令語が
格納されており、アドレスレジスタ３１の保持する内容
でアドレスを与えられ、対応するマイクロ命令語が制御
レジスタ３３に読出され、同時に次に実行するマイクロ
命令語のアドレスがアドレス回路３０に出力される。制
御レジスタ３３はマイクロ命令語を保持するレジスタで
、その出力で演算部（図示せず）を制御する。また、本
レジスタの保持する内容で信号線３０１を介して７Ｍモ
ードフラグ４をセット、信号線３００を介してリセット
することができる。
以上説明したように本発明は、装置が仮想計算機として
動作している時、検出した例外の種類によりＶＭモード
フラグをリセットし自動的に仮想計算のモードから実計
算機のモードに遷移することにより、例外割込み処理を
行なうマイクロプログラムは装置が仮想計算機として動
作していることを意識しなくて済むという効果がある。
動作している時、検出した例外の種類によりＶＭモード
フラグをリセットし自動的に仮想計算のモードから実計
算機のモードに遷移することにより、例外割込み処理を
行なうマイクロプログラムは装置が仮想計算機として動
作していることを意識しなくて済むという効果がある。
第１図は本発明の情報処理装置の一実施例の要部を示す
ブロック図である。 １・・・・・・例外検出手段、 ２・・・・・・ＶＭモードリセット手段。 ３・・・・・・制御記憶、 ４・・・・・・ＶＭモードフラク。 ３０・・・・・・アドレス回路、 ３１・・・・・・アドレスレジスタ、 ３２・・・・・・制御記憶、 ３３・・・・・・制御レジスタ、 １００．２００，２０１，３００，３０１，４００・・
・・・・信号線。
ブロック図である。 １・・・・・・例外検出手段、 ２・・・・・・ＶＭモードリセット手段。 ３・・・・・・制御記憶、 ４・・・・・・ＶＭモードフラク。 ３０・・・・・・アドレス回路、 ３１・・・・・・アドレスレジスタ、 ３２・・・・・・制御記憶、 ３３・・・・・・制御レジスタ、 １００．２００，２０１，３００，３０１，４００・・
・・・・信号線。
Claims (1)
- 【特許請求の範囲】 仮想計算機方式をとるマイクロプログラム制御の情報処
理装置において、 装置が仮想計算機として動作していることを示すＶＭモ
ードフラグと、 処理すべき命令の命令語やオペランドに関するメモリへ
のアクセス例外や、命令の実行によって発生する例外を
検出する例外検出手段と、 例外検出手段で検出された例外検出信号を入力とし、特
定の例外検出信号が入力された時ＶＭモードフラグをリ
セットするＶＭモードリセット手段と、 複数のマイクロ命令語が格納されている制御記憶を有し
、例外検出手段の例外検出信号に応答して、マイクロ命
令語を順次出力する制御記憶手段とを有することを特徴
とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29532186A JPS63147236A (ja) | 1986-12-10 | 1986-12-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29532186A JPS63147236A (ja) | 1986-12-10 | 1986-12-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63147236A true JPS63147236A (ja) | 1988-06-20 |
Family
ID=17819101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29532186A Pending JPS63147236A (ja) | 1986-12-10 | 1986-12-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63147236A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553749A (en) * | 1978-10-16 | 1980-04-19 | Fujitsu Ltd | Register control system for virtual computer system |
| JPS57159348A (en) * | 1981-03-27 | 1982-10-01 | Fujitsu Ltd | Microprogram control system |
| JPS60159948A (ja) * | 1984-01-30 | 1985-08-21 | Nec Corp | 命令例外処理方式 |
-
1986
- 1986-12-10 JP JP29532186A patent/JPS63147236A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553749A (en) * | 1978-10-16 | 1980-04-19 | Fujitsu Ltd | Register control system for virtual computer system |
| JPS57159348A (en) * | 1981-03-27 | 1982-10-01 | Fujitsu Ltd | Microprogram control system |
| JPS60159948A (ja) * | 1984-01-30 | 1985-08-21 | Nec Corp | 命令例外処理方式 |
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