JPS6244831A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6244831A JPS6244831A JP60185478A JP18547885A JPS6244831A JP S6244831 A JPS6244831 A JP S6244831A JP 60185478 A JP60185478 A JP 60185478A JP 18547885 A JP18547885 A JP 18547885A JP S6244831 A JPS6244831 A JP S6244831A
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- JP
- Japan
- Prior art keywords
- address
- output
- circuit
- arithmetic
- operands
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置における演算処理装置に関する
。特に、１０進減算を高速に実行する演算処理装置に関
する。
。特に、１０進減算を高速に実行する演算処理装置に関
する。
本発明は、二つのオペランドを順次読み出して演算を行
う演算処理装置において、 完全に重複する二つのオペランドの間で１０進減算を行
う場合には、演算を行うことなしにメモリに「０」を出
力することにより、 高速で減算を実行するものである。
う演算処理装置において、 完全に重複する二つのオペランドの間で１０進減算を行
う場合には、演算を行うことなしにメモリに「０」を出
力することにより、 高速で減算を実行するものである。
パイプライン方式の演算処理装置で１０進減算を行う場
合には、従来は、二つのオペランドを順次メモリから読
み出して演算を実行し、その結果をメモリに書き込んで
いた。
合には、従来は、二つのオペランドを順次メモリから読
み出して演算を実行し、その結果をメモリに書き込んで
いた。
（発明が解決しようとする問題点〕
上述した従来の命令実行方法は、演算すべき２つのオペ
ランドが同一（完全重複）で結果が実行せずとも既知の
場合も演算を実行し、さらにこの結果をメモリに格納す
るため、命令実行時間が長くなるという欠点があった。
ランドが同一（完全重複）で結果が実行せずとも既知の
場合も演算を実行し、さらにこの結果をメモリに格納す
るため、命令実行時間が長くなるという欠点があった。
本発明の演算処理装置は、メモリからオペランドを読み
出す手段と、読み出した二つのオペランドの間で演算を
行う演算手段と、この演算手段の演算結果をメモリに出
力する出力手段とを備えた演算処理装置において、上記
演算手段の実行する演算が減算であることを検出する手
段と、演算が１０進減算のときに二つのオペランドが完
全に重複していることを検出する手段と、二つのオペラ
ンドが完全に重複しているときには上記読み出す手段と
演算手段と出力手段との動作を禁止し、「０」をメモリ
に出力する手段とを備えたことを特徴とする。
出す手段と、読み出した二つのオペランドの間で演算を
行う演算手段と、この演算手段の演算結果をメモリに出
力する出力手段とを備えた演算処理装置において、上記
演算手段の実行する演算が減算であることを検出する手
段と、演算が１０進減算のときに二つのオペランドが完
全に重複していることを検出する手段と、二つのオペラ
ンドが完全に重複しているときには上記読み出す手段と
演算手段と出力手段との動作を禁止し、「０」をメモリ
に出力する手段とを備えたことを特徴とする。
本発明の演算処理装置は、減算しようとする二つのオペ
ランドが完全に一致するときには、そのオペランドの読
み出しおよび演算を停止する。したがって、この間の処
理時間を短縮できる。
ランドが完全に一致するときには、そのオペランドの読
み出しおよび演算を停止する。したがって、この間の処
理時間を短縮できる。
次に、本発明の実施例を図面を参照して説明する。
図は本発明一実施例演算処理装置の要部ブロック構成図
である。
である。
１０進減算命令検出部１は、入力が命令デコーダに接続
され、出力が論理和回路４の第一の入力に接続される。
され、出力が論理和回路４の第一の入力に接続される。
アドレスレジスタ２の入力とアドレス比較器３の第一の
入力とは、信号線１０１を介してアドレス生成部に接続
される。アドレスレジスタ２の出力はアドレス比較器３
の第二の入力に接続される。アドレス比較器３の出力は
論理和回路４の第二の入力に接続される。論理和回路４
の出力は、フリップフロップ５と論理和回路６の第一の
入力とに接続される。フリップフロップ５の出力は論理
和回路６の第二の入力に接続される。論理和回路６の出
力は、アドレス生成制御部と演算制御部７とに接続され
る。演算制御部７は、命令デコーダ、アドレス生成制御
部、演算実行部８の制御入力および選択回路９を介して
メモリに接続される。演算実行部８は、入力は直接、出
力は選択回路９を介して、メモリに接続される。
入力とは、信号線１０１を介してアドレス生成部に接続
される。アドレスレジスタ２の出力はアドレス比較器３
の第二の入力に接続される。アドレス比較器３の出力は
論理和回路４の第二の入力に接続される。論理和回路４
の出力は、フリップフロップ５と論理和回路６の第一の
入力とに接続される。フリップフロップ５の出力は論理
和回路６の第二の入力に接続される。論理和回路６の出
力は、アドレス生成制御部と演算制御部７とに接続され
る。演算制御部７は、命令デコーダ、アドレス生成制御
部、演算実行部８の制御入力および選択回路９を介して
メモリに接続される。演算実行部８は、入力は直接、出
力は選択回路９を介して、メモリに接続される。
第一サイクルでは、アドレス生成部において生成された
第１オペランドの開始アドレスは、信号線１０１を介し
てアドレスレジスタ２に保持される。
第１オペランドの開始アドレスは、信号線１０１を介し
てアドレスレジスタ２に保持される。
第二サイクルでは、アドレス生成部で生成された ゛
第２オペランドの開始アドレスは、信号線１０１を介し
アドレス比較器３に入力し、第一サイクルでアドレスレ
ジスタ２に保持された第１オペランド開始アドレス３が
アドレス比較器３に同じく入力する。このとき、アドレ
ス比較器３で一致を検出するとその出力はオンとなり、
一致を検出しなければオフとなる。ここで、この比較動
作は１０進減算命令時のみ有効であり、このため、１０
進減算命令検出部１の出力とアドレス比較器３の出力と
を論理和回路４に入力する。論理和回路４の出力は制御
フリップフロップ５に保持される。
第２オペランドの開始アドレスは、信号線１０１を介し
アドレス比較器３に入力し、第一サイクルでアドレスレ
ジスタ２に保持された第１オペランド開始アドレス３が
アドレス比較器３に同じく入力する。このとき、アドレ
ス比較器３で一致を検出するとその出力はオンとなり、
一致を検出しなければオフとなる。ここで、この比較動
作は１０進減算命令時のみ有効であり、このため、１０
進減算命令検出部１の出力とアドレス比較器３の出力と
を論理和回路４に入力する。論理和回路４の出力は制御
フリップフロップ５に保持される。
第三サイクルでは、アドレス生成部で生成された第１オ
ペランドの終端アドレスは、第一サイクル同様、アドレ
スレジスタ２に保持される。第四サイクルでは、アドレ
ス生成部で生成された第２オペランドの終端アドレスが
、第二サイクル同様にアドレス比較器３に入力し、第三
サイクルでアドレスレジスタ２に保持された第一オペラ
ンド終端アドレスもまたアドレス比較器３に入力する。
ペランドの終端アドレスは、第一サイクル同様、アドレ
スレジスタ２に保持される。第四サイクルでは、アドレ
ス生成部で生成された第２オペランドの終端アドレスが
、第二サイクル同様にアドレス比較器３に入力し、第三
サイクルでアドレスレジスタ２に保持された第一オペラ
ンド終端アドレスもまたアドレス比較器３に入力する。
アドレス比較器３の一致検出結果は、論理和回路６によ
り制御フリップフロップ５の出力との論理和がとられ、
１０進減算命令におけるオペランド一致の有無が判定さ
れる。この判定結果は演算制御部７およびアドレス生成
制御部に報告される。
り制御フリップフロップ５の出力との論理和がとられ、
１０進減算命令におけるオペランド一致の有無が判定さ
れる。この判定結果は演算制御部７およびアドレス生成
制御部に報告される。
この判定結果がＯＦＦのときには、アドレス生成制御部
はアドレス生成部に対して格納オペランドにアクセスす
るためにメモリアドレスの計算を指示し、連続的メモリ
アクセスを実施する。一方、判定結果が０Ｎ（１０進減
算命令でかつオペランド一致）のとき、演算制御部７は
、演算実行部８にデータを取り込む必要も演算を行う必
要もないことを通知する。このため演算実行部８の出力
は無効になる。これと同時に、演算結果である「０」デ
ータをメモリに格納するため、演算制御部１０は選択回
路９を制御し、アドレス生成部が指定した格納アドレス
に「０」データを送出する。
はアドレス生成部に対して格納オペランドにアクセスす
るためにメモリアドレスの計算を指示し、連続的メモリ
アクセスを実施する。一方、判定結果が０Ｎ（１０進減
算命令でかつオペランド一致）のとき、演算制御部７は
、演算実行部８にデータを取り込む必要も演算を行う必
要もないことを通知する。このため演算実行部８の出力
は無効になる。これと同時に、演算結果である「０」デ
ータをメモリに格納するため、演算制御部１０は選択回
路９を制御し、アドレス生成部が指定した格納アドレス
に「０」データを送出する。
なお、命令デコーダから演算制御部７に対して１０進減
算命令以外の命令であると報告されたときは、演算制御
部７は、論理和回路６の出力を無視して演算制御を実施
し、１０進減算命令と報告されたときは、論理和回路６
の出力を参照することが望ましい。
算命令以外の命令であると報告されたときは、演算制御
部７は、論理和回路６の出力を無視して演算制御を実施
し、１０進減算命令と報告されたときは、論理和回路６
の出力を参照することが望ましい。
以上説明したように本発明は、１０進減算命令において
、演算対象になる二つのオペランドが一致している場合
、実際にオペランドを読み出すことなく既知である結果
の「０」データのみを格納し、本命令を終了する。これ
により、メモリの読み出しが少なく、命令実行時間を短
縮し、性能向上ができる効果がある。
、演算対象になる二つのオペランドが一致している場合
、実際にオペランドを読み出すことなく既知である結果
の「０」データのみを格納し、本命令を終了する。これ
により、メモリの読み出しが少なく、命令実行時間を短
縮し、性能向上ができる効果がある。
本発明は、特にパイプライン方式の演算処理装置に用い
て効果がある。
て効果がある。
図は本発明−実施例演算処理装置の要部ブロック構成図
。 １・・・１０進減算命令検出部、２・・・アドレスレジ
スタ、３・・・アドレス比較器、４・・・論理和回路、
５・・・制御フリップフロップ、６・・・論理和回路、
７・・・演算制御部、８・・・演算実行部、９・・・選
択回路。
。 １・・・１０進減算命令検出部、２・・・アドレスレジ
スタ、３・・・アドレス比較器、４・・・論理和回路、
５・・・制御フリップフロップ、６・・・論理和回路、
７・・・演算制御部、８・・・演算実行部、９・・・選
択回路。
Claims (1)
- （１）メモリからオペランドを読み出す手段と、読み出
した二つのオペランドの間で演算を行う演算手段と、 この演算手段の演算結果をメモリに出力する出力手段と を備えた演算処理装置において、 上記演算手段の実行する演算が減算であることを検出す
る手段と、 演算が１０進減算のときに二つのオペランドが完全に重
複していることを検出する手段と、 二つのオペランドが完全に重複しているときには上記読
み出す手段と演算手段と出力手段との動作を禁止し、「
０」をメモリに出力する手段とを備えたことを特徴とす
る演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185478A JPS6244831A (ja) | 1985-08-22 | 1985-08-22 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185478A JPS6244831A (ja) | 1985-08-22 | 1985-08-22 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6244831A true JPS6244831A (ja) | 1987-02-26 |
Family
ID=16171465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185478A Pending JPS6244831A (ja) | 1985-08-22 | 1985-08-22 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244831A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04151880A (ja) * | 1990-02-23 | 1992-05-25 | Toshiba Corp | 光モジュールの製造方法 |
| US7455252B2 (en) | 2003-03-26 | 2008-11-25 | Nara Machinery Co., Ltd. | Powder particle disintegrating and sizing apparatus |
-
1985
- 1985-08-22 JP JP60185478A patent/JPS6244831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04151880A (ja) * | 1990-02-23 | 1992-05-25 | Toshiba Corp | 光モジュールの製造方法 |
| US7455252B2 (en) | 2003-03-26 | 2008-11-25 | Nara Machinery Co., Ltd. | Powder particle disintegrating and sizing apparatus |
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