JPS63301331A - プログラム割込み処理方式 - Google Patents
プログラム割込み処理方式Info
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- JPS63301331A JPS63301331A JP13843787A JP13843787A JPS63301331A JP S63301331 A JPS63301331 A JP S63301331A JP 13843787 A JP13843787 A JP 13843787A JP 13843787 A JP13843787 A JP 13843787A JP S63301331 A JPS63301331 A JP S63301331A
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- Pending
Links
- 230000004913 activation Effects 0.000 claims description 3
- 238000003672 processing method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 5
- 230000001419 dependent effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000006243 chemical reaction Methods 0.000 description 2
- 101100023434 Arabidopsis thaliana MINE1 gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
パイプライン方式を用いた仮想計算機を実現する系にお
いて仮想計算機上のプログラムが走行中プログラム例外
が検出されたときは、ハードウェアによる割込みののち
、ファームウェアを含むシステム制御プログラムに制御
を渡し、これをプログラム割込みとして処理する方式が
採られていた。このような従来の方式においては、プロ
グラム例外が発生してもプログラム割込みを起こす必要
のない場合がある命令（例えばＲｅ５ｅｔ Ｒｅｆｅｒ
ｅｎｃｅ Ｂｉｔ命令）の実行の場合においても、ハー
ドウェアによる割込みの後、システム制御プログラムに
制御を渡し、その後、ファームウェアで命令をエミュレ
ートしていたので、処理の効率が悪く、また、その処理
方式上、仮想計算機としての処理の柔軟性に欠けるとい
う問題点があった０本発明はこのような場合であっても
ファームウェアによるエミュレートを必要とせずに命令
を実行することが可能であると共に、仮想計算機上での
プログラムの実行を柔軟に行なうことの可能なプログラ
ム割込み処理方式について開示している。
いて仮想計算機上のプログラムが走行中プログラム例外
が検出されたときは、ハードウェアによる割込みののち
、ファームウェアを含むシステム制御プログラムに制御
を渡し、これをプログラム割込みとして処理する方式が
採られていた。このような従来の方式においては、プロ
グラム例外が発生してもプログラム割込みを起こす必要
のない場合がある命令（例えばＲｅ５ｅｔ Ｒｅｆｅｒ
ｅｎｃｅ Ｂｉｔ命令）の実行の場合においても、ハー
ドウェアによる割込みの後、システム制御プログラムに
制御を渡し、その後、ファームウェアで命令をエミュレ
ートしていたので、処理の効率が悪く、また、その処理
方式上、仮想計算機としての処理の柔軟性に欠けるとい
う問題点があった０本発明はこのような場合であっても
ファームウェアによるエミュレートを必要とせずに命令
を実行することが可能であると共に、仮想計算機上での
プログラムの実行を柔軟に行なうことの可能なプログラ
ム割込み処理方式について開示している。
［産業上の利用分野〕
本発明はパイプライン方式の処理装置を用いて構成され
る仮想計算機における仮想計算機上のプログラムで検出
されたプログラム例外に係るプログラム割込みの処理方
式に関するものである。
る仮想計算機における仮想計算機上のプログラムで検出
されたプログラム例外に係るプログラム割込みの処理方
式に関するものである。
［従来の技術］
第４図はパイプライン制御におけるプログラム割込みに
ついて説明する図であって、５１〜５６はそれぞれ処理
のステップを表している。
ついて説明する図であって、５１〜５６はそれぞれ処理
のステップを表している。
同図において５１で示すＤは命令のデコードを行うステ
ップでＤサイクル、５２で示すＡは実効アドレスの計算
を行うステップでＡサイクル、５３で示すＴは実アドレ
スの生成を行なうステップでＴサイクル、５４で示すＢ
はメモリからデータをフェッチするステップで、Ｂサイ
クル、５５で示すＥは演算を行なうステップでＥサイク
ル、５６で示すＷは結果を書き込むステップでＷサイク
ルを表している。
ップでＤサイクル、５２で示すＡは実効アドレスの計算
を行うステップでＡサイクル、５３で示すＴは実アドレ
スの生成を行なうステップでＴサイクル、５４で示すＢ
はメモリからデータをフェッチするステップで、Ｂサイ
クル、５５で示すＥは演算を行なうステップでＥサイク
ル、５６で示すＷは結果を書き込むステップでＷサイク
ルを表している。
また、ＡＸＶ、ＴＸＶ、・・・・・・ＷＸＶは実効アド
レスの計算を行なうＡサイクルでプログラム例外が検出
された場合にこれが各ステートを伝って行く様子を示し
ており、これは図に示すようにライトサイクルの終了時
にプログラム割り込みを発生することになる。
レスの計算を行なうＡサイクルでプログラム例外が検出
された場合にこれが各ステートを伝って行く様子を示し
ており、これは図に示すようにライトサイクルの終了時
にプログラム割り込みを発生することになる。
また、ＡＸＣ，ＴＸＣｌ・・・・・・ＷＸＣは上記プロ
グラム例外の検出に伴って、割込みコードが生成され各
ステートを経由して最終的にＰＩＣレジスタに格納され
ることを示している。
グラム例外の検出に伴って、割込みコードが生成され各
ステートを経由して最終的にＰＩＣレジスタに格納され
ることを示している。
プログラム例外の種別とその検出されるサイクルとの関
係の例としては、例えば、命令フェッチに際するものは
Ｄサイクルで検出され、特権命令の例外やオペレーショ
ン例外などはＡサイクルまたはＴサイクルで検出され、
メモリアクセス系のときはＥサイクルで検出される等の
場合がある。
係の例としては、例えば、命令フェッチに際するものは
Ｄサイクルで検出され、特権命令の例外やオペレーショ
ン例外などはＡサイクルまたはＴサイクルで検出され、
メモリアクセス系のときはＥサイクルで検出される等の
場合がある。
仮想計算機においては、ゲストプログラムが走行中にプ
ログラム例外を検出した場合、ハードウェアによる割込
み処理ののち、システム制御プログラムに制御を渡し、
そこでファームウェアがエミュレートを行なっていた。
ログラム例外を検出した場合、ハードウェアによる割込
み処理ののち、システム制御プログラムに制御を渡し、
そこでファームウェアがエミュレートを行なっていた。
そしてホスト割込みが必要であれば、ホスト割込みをエ
ミュレートしたのち、ホストのプログラム割込み処理プ
ログラムに制御を渡し、ホスト割込みが不必要ならゲス
トプログラムに制御を渡していた。
ミュレートしたのち、ホストのプログラム割込み処理プ
ログラムに制御を渡し、ホスト割込みが不必要ならゲス
トプログラムに制御を渡していた。
［発明が解決しようとする問題点］
上述したように従来のパイプライン制御による仮想計算
機上で、ゲストプログラムを走行させる場合、割込みは
ゲストプログラムのＤＡＴ→ホストプログラムのＤＡＴ
として処理されるので、プログラム例外が検出された場
合には、割込みの後、システム制御プログラムに制御が
渡り、エミュレートの後、ゲストに制御を渡したり、ホ
ストに制御を渡して、ホストプログラムがプログラム割
込みの処理を行なっていた。
機上で、ゲストプログラムを走行させる場合、割込みは
ゲストプログラムのＤＡＴ→ホストプログラムのＤＡＴ
として処理されるので、プログラム例外が検出された場
合には、割込みの後、システム制御プログラムに制御が
渡り、エミュレートの後、ゲストに制御を渡したり、ホ
ストに制御を渡して、ホストプログラムがプログラム割
込みの処理を行なっていた。
しかし、例えば、Ｒｅ５ｅｔ Ｒｅｆｅｒｅｎｅｅ Ｂ
ｉｔ命令の実行においてはホストのページ変換例外が生
じた場合、ゲストページの参照記録を保持したチーフル
を用いることによって、命令の実行は完了で終了する。
ｉｔ命令の実行においてはホストのページ変換例外が生
じた場合、ゲストページの参照記録を保持したチーフル
を用いることによって、命令の実行は完了で終了する。
このような命令を従来方式で実行する場合、例外が検出
された時点でプログラム割込みを起こし、そののちファ
ームウェアで命令をエミュレートしなければならないと
いう問題点があった。
された時点でプログラム割込みを起こし、そののちファ
ームウェアで命令をエミュレートしなければならないと
いう問題点があった。
本発明はこのような従来の問題点に鑑み、ゲストプログ
ラムの走行中に検出されたプログラム例外で、プログラ
ム割込みを必要としないものについては適切な処理によ
り、ファームウェアによるエミュレートを必要とするこ
となく命令実行が可能なごとく制御することにより、処
理効率が高く、また、柔軟な処理形態をとることの可能
な、プログラム割込み処理方式を提供することを目的と
している。
ラムの走行中に検出されたプログラム例外で、プログラ
ム割込みを必要としないものについては適切な処理によ
り、ファームウェアによるエミュレートを必要とするこ
となく命令実行が可能なごとく制御することにより、処
理効率が高く、また、柔軟な処理形態をとることの可能
な、プログラム割込み処理方式を提供することを目的と
している。
［問題点を解決するための手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明はパイ
プライン方式の仮想計算機において、ゲストプログラム
の命令実行に際してプログラム例外が発生した場合の割
込み動作の起動を抑止する手段と、上記プログラム例外
に係る割込みコードを、プログラム割込みコードを保持
するために設けたレジスタに格納する手段と、該レジス
タに保持されている割込みコードに対応する動作を行な
う制御回路を設けたものである。
載した手段により達成される。すなわち、本発明はパイ
プライン方式の仮想計算機において、ゲストプログラム
の命令実行に際してプログラム例外が発生した場合の割
込み動作の起動を抑止する手段と、上記プログラム例外
に係る割込みコードを、プログラム割込みコードを保持
するために設けたレジスタに格納する手段と、該レジス
タに保持されている割込みコードに対応する動作を行な
う制御回路を設けたものである。
［実施例コ
第１図は本発明の１実施例のブロック図であって、プロ
グラム割込み制御回路の構成を示しており、１〜３はレ
ジスタ、４はプライオリティ決定回路、５はデコーダ、
６．７はアンド回路、８はオア回路を表している。
グラム割込み制御回路の構成を示しており、１〜３はレ
ジスタ、４はプライオリティ決定回路、５はデコーダ、
６．７はアンド回路、８はオア回路を表している。
同図において、ＳＥＴ信号は割込みの種類を決定する信
号であり、ＰＲＯＣＥＳＳ ５ＷＩＴＣＨ信号はＰＲ
ＯＣＥＳＳ ５ＴＡＴＥ からＲ３Ｉへとステートの
切り替えを起こさせる信号である。
号であり、ＰＲＯＣＥＳＳ ５ＷＩＴＣＨ信号はＰＲ
ＯＣＥＳＳ ５ＴＡＴＥ からＲ３Ｉへとステートの
切り替えを起こさせる信号である。
通常は、ＳＥＴ ＰＧＭ信号により、レジスタ３（ＰＩ
Ｃレジスタ）のクロックが開くが、レジスタ２（ＷＰＣ
Ｒ）の内容により、割込み（ＷｘＶ）が抑止されている
場合には、該レジスタ２（ＷＰＣＲ）の内容でレジスタ
３（ＰＩＣレジスタ）のクロックを開いてやる必要があ
る。
Ｃレジスタ）のクロックが開くが、レジスタ２（ＷＰＣ
Ｒ）の内容により、割込み（ＷｘＶ）が抑止されている
場合には、該レジスタ２（ＷＰＣＲ）の内容でレジスタ
３（ＰＩＣレジスタ）のクロックを開いてやる必要があ
る。
本回路によればプログラム割込みを起こすことなく該プ
ログラム割込みに係る割込みコードをレジスタ３（ＰＩ
Ｃレジスタ）にセットできる。
ログラム割込みに係る割込みコードをレジスタ３（ＰＩ
Ｃレジスタ）にセットできる。
第２図はＲＲＢ命令においてホストＤＡＴアクセス例外
を検出するフローを示している。最終ステートのＷサイ
クルには例外が検出されたことを示すＷｘＶと例外の内
容を示すＷｘＣが存在している０本例においては、マイ
クロプログラムによるμ−ＰＣＲ信号によってＷｘＶを
無効化し、プログラム割込みを妨げるとともに、ＰＩＣ
レジスタ（プログデム割込みコードレジスタ ）のクロ
ックをあけることによってＷＸＣの内容をＰＩＣレジス
タ内に保持する。以降命令に依存する様々な制御はこの
ＰＩＣレジスタの内容を参照することにより行なわれる
。
を検出するフローを示している。最終ステートのＷサイ
クルには例外が検出されたことを示すＷｘＶと例外の内
容を示すＷｘＣが存在している０本例においては、マイ
クロプログラムによるμ−ＰＣＲ信号によってＷｘＶを
無効化し、プログラム割込みを妨げるとともに、ＰＩＣ
レジスタ（プログデム割込みコードレジスタ ）のクロ
ックをあけることによってＷＸＣの内容をＰＩＣレジス
タ内に保持する。以降命令に依存する様々な制御はこの
ＰＩＣレジスタの内容を参照することにより行なわれる
。
ＲＲＢ命令の例においてはＰＩＣレジスタの内容を参照
してマイクロプログラム分岐を行ない、もしホストのペ
ージ変換例外のみが検出されたなら、所定の処理を行な
ったのち完了で命令は終了する。
してマイクロプログラム分岐を行ない、もしホストのペ
ージ変換例外のみが検出されたなら、所定の処理を行な
ったのち完了で命令は終了する。
次に、ホストＤＡＴの例外が存在し、プログラム割込み
を起こす必要がある場合を第３図により説明する。
を起こす必要がある場合を第３図により説明する。
このフローは最終的にプログラム割込みを起こすための
フローである０μｍＰＣＲ信号によりＷｘＶを生成し、
プログラム割込みを引き起こすとともに、ＰＩＣレジス
タの内容を保持した他の内部レジスタからのデータバス
ＡＲＣ１２より再びＰＩＣレジスタにプログラム割込み
コードをセットする。
フローである０μｍＰＣＲ信号によりＷｘＶを生成し、
プログラム割込みを引き起こすとともに、ＰＩＣレジス
タの内容を保持した他の内部レジスタからのデータバス
ＡＲＣ１２より再びＰＩＣレジスタにプログラム割込み
コードをセットする。
以上本発明によれば、様々なプログラム割込みの処理を
必要とする場合においても柔軟に対応することが可能と
なるのである。
必要とする場合においても柔軟に対応することが可能と
なるのである。
［発明の効果］
以上説明したように、本発明によれば、パイプライン方
式の仮想計算機において、ゲストプログラムの走行中に
プログラム例外が発生した際、無意味な割込みを抑止す
ることが可能となるから、処理効率を富め得る利点があ
る。また、ゲストプログラムにおいてプログラム例外を
生じたときに、与えられた条件に応じて割込み動作の起
動を制御するというような柔軟な対応が可能となる効果
もある。
式の仮想計算機において、ゲストプログラムの走行中に
プログラム例外が発生した際、無意味な割込みを抑止す
ることが可能となるから、処理効率を富め得る利点があ
る。また、ゲストプログラムにおいてプログラム例外を
生じたときに、与えられた条件に応じて割込み動作の起
動を制御するというような柔軟な対応が可能となる効果
もある。
第１図は本発明の１実施例のブロック図、第２図はＲＲ
Ｂ命令において、ホストＤＡＴアクセス例外を検出する
フローを示す図、第３図はホストＤＡＴの例外が存在し
、プログラム割込みを起こす必要がある場合のフローを
示す図、第４図はパイプライン制御におけるプログラム
割込みについて説明する図である。 １〜３・・・・・・レジスタ、４・・・・・・プライオ
リティ決定回路、５・・・・・・デコーダ、６．７・・
・・・・アンド回路、８・・・・・・オア回路 代理人 弁理士 井 桁 貞 − 水発亘月の一其ａ夛１のフ゛ロック目 算 ７ 図 Ｄ Ａ Ｔ ＢＥＩＮ ＲＲＢ毎令］こお−・て４氷ストＤＡＴアク七人例外な
オ灸出するフローを示す図 第２ｇ ＡＴＢＥＷ ＡＴＢＥＷ ）ｊ−ＰＣＲ ホストＤＡＴの例タトが８在し、ブロク゛ヲム割込本を
赳こす父讐力である退会のフローを示す目 算 ３ 図 パイプライ’、／ ！！ｌｌ 都＋： ｈけるフ０ログ
ラム割込永１；フいズ説明する図 第 ４ 図
Ｂ命令において、ホストＤＡＴアクセス例外を検出する
フローを示す図、第３図はホストＤＡＴの例外が存在し
、プログラム割込みを起こす必要がある場合のフローを
示す図、第４図はパイプライン制御におけるプログラム
割込みについて説明する図である。 １〜３・・・・・・レジスタ、４・・・・・・プライオ
リティ決定回路、５・・・・・・デコーダ、６．７・・
・・・・アンド回路、８・・・・・・オア回路 代理人 弁理士 井 桁 貞 − 水発亘月の一其ａ夛１のフ゛ロック目 算 ７ 図 Ｄ Ａ Ｔ ＢＥＩＮ ＲＲＢ毎令］こお−・て４氷ストＤＡＴアク七人例外な
オ灸出するフローを示す図 第２ｇ ＡＴＢＥＷ ＡＴＢＥＷ ）ｊ−ＰＣＲ ホストＤＡＴの例タトが８在し、ブロク゛ヲム割込本を
赳こす父讐力である退会のフローを示す目 算 ３ 図 パイプライ’、／ ！！ｌｌ 都＋： ｈけるフ０ログ
ラム割込永１；フいズ説明する図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 パイプライン方式の命令制御を行なう仮想計算機を実現
する系において、仮想計算機上のプログラムの実行中に
プログラム例外が生じた場合の制御手段であって、 仮想計算機上のプログラムの命令実行に際してプログラ
ム例外が発生した場合の割込み動作の起動を抑止する手
段と、 上記プログラム例外に係る割込みコードを、プログラム
割込みコードを保持するために設けたレジスタに格納す
る手段と、 該レジスタに保持されている割込みコードに対応する動
作を行なう制御回路を設けたことを特徴とするプログラ
ム割込み処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13843787A JPS63301331A (ja) | 1987-06-02 | 1987-06-02 | プログラム割込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13843787A JPS63301331A (ja) | 1987-06-02 | 1987-06-02 | プログラム割込み処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63301331A true JPS63301331A (ja) | 1988-12-08 |
Family
ID=15221961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13843787A Pending JPS63301331A (ja) | 1987-06-02 | 1987-06-02 | プログラム割込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63301331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512005A (ja) * | 1991-07-02 | 1993-01-22 | Nec Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163134A (ja) * | 1984-02-06 | 1985-08-26 | Hitachi Ltd | 仮想計算機システム |
-
1987
- 1987-06-02 JP JP13843787A patent/JPS63301331A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163134A (ja) * | 1984-02-06 | 1985-08-26 | Hitachi Ltd | 仮想計算機システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512005A (ja) * | 1991-07-02 | 1993-01-22 | Nec Corp | 情報処理装置 |
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