JPH0335323A - 命令実行制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、メモリアクセスを必要とする命令を含む各
種命令を実行するデータ処理装置に係り、特に人工知能
言語のように同一アドレス間の処理が多く実行される場
合に好適な命令実行制御方式に関する。

（従来の技術） 各種命令を実行する例えば汎用プロセッサは、メモリア
クセスを必要とするメモリ間転送命令や比較命令などを
実行する際、従来は同命令の内容をもとにして得られる
実効アドレスを用いて無条件で記憶装置をアクセスして
いた。即ち従来は、連続する２つのオペランドの実効ア
ドレスが同一であるならば結果が予め決定可能な命令（
例えばメモリ間転送命令、比較命令、減算命令）でも、
実効アドレスが異なる場合と同様にその都度メモリアク
セスを行っており、手数は同じであった。

（発明が解決しようとする課題） 上記したように従来は、メモリ間転送命令や比較命令な
どを実行する際、無条件でメモリアクセスを行っていた
ため、連続する２つのオペランドの実効アドレスが同一
であるならばメモリアクセスを行わなくても結果が予め
決定可能なメモリ間転送命令や比較命令などの場合でも
、その都度無意味なメモリアクセスが行われ、命令実行
の効率化の点で問題があった。この問題は、人工知能言
語のように同一アドレス間の処理が多く実行されるプロ
グラムにおいては特に顕著となる。

この発明は上記事情に鑑みてなされたものでその目的は
、同一アドレス間の転送命令や比較命令の実行に伴う無
意味なメモリアクセスの発生を防止することができ、特
に人工知能言語のように同一アドレス間の処理が多く出
現するプログラムの実行の高速化が図れる命令実行制御
方式を提゛供することにある。

［発明の構成］ （課題を解決するための手段） この発明は、メモリアクセスを必要とする命令ノ内容に
基づいて前回計算された実効アドレスを記憶するための
実効アドレス記憶手段と、この実効アドレス記憶手段に
記憶されている前回の実効アドレスと現在の実効アドレ
スとを比較して一致を検出するための比較手段とを設け
、命令実行を管理する制御手段においては、上記比較手
段によって一致が検出された際には、メモリアクセスを
必要とし且つ連続する２つのオペランドの実効アドレス
が一致するならば結果が予め決定される命令の実行中で
あれば、同命令に関する以後のメモリアクセスを行わず
に同命令の実行を終了するようにしたことを特徴とする
ものである。

（作　用） 上記の構成によれば、前回計算された実効アドレスと現
在の実効アドレスとが同一の場合、即ち連続する２つの
オペランドの実効アドレスが同一の場合６；は、比較手
段によって一致が検出され、その旨が制御手段に通知さ
れる。制御手段は、比較手段から一致検出が通知される
と、実行中の命令が、メモリアクセスを必要とし且つ連
続する２つのオペランドの実効アドレスが一致していれ
ば結果が予め決定されるような命令、例えばメモリ間転
送命令、比較命令、減算命令などであるならば、メモリ
アクセスは省略可であるものとして、同命令に関する以
後のメモリアクセスを行わずに同命令の実行を終了する
。この結果、２つのオペランドの実効アドレスが同一で
あるメモリ間転送命令、比較命令、減算命令など（即ち
同一アドレス間・の転送命令、比較命令、減算命令など
）の命令実行効率が著しく短縮される。

（実施例） 第１図はこの発明を適用するデータ処理装置の一実施例
を示すブロック構成図である。同図において、１０はデ
ータ処理装置の中枢を成すプロセッサユニット、例えば
汎用プロセッサ、２０は汎用プロセッサＩＯなどによっ
てアクセスされる記憶装置である。記憶装置２０は、各
種プログラム、データの格納等に供される。汎用プロセ
ッサ１０は、各種命令の実行を管理する制御機構１１と
、制御機構１１により記憶装置２０からフェッチされた
命令の内容に基づいて実効アドレスを計算する実効アド
レス計算回路１２と、この実効アドレス計算回路１２が
新たに実効アドレスを計算する際に、その前に計算され
ていた実効アドレスを記憶するための失効アドレス記憶
回路１３と、この実効アドレス記憶回路１３に記憶され
ている実効アドレスと実効アドレス計算回路１２によっ
て計算された現在の実効アドレスとを比較して一致を検
出するための実効アドレス比較回路１４とを有している
。上記制御機構１１は、通常の汎用プロセッサの持つ制
御機能のうち、実効アドレス計算を除く全ての機能を有
すると共に、実効アドレス比較回路１４によって一致が
検出された際の実行中命令がメモリアクセス省略可能命
令（メモリアクセスを必要とし且つ連続する２つのオペ
ランドの実効アドレスが一致した場合の結果が固定の命
令）であれば、同命令の実行を終了する新規な機能を有
している。

次に、第１図の構成の動作を説明する。まず汎用プロセ
ッサ１０内の制御機構１１は、記憶装置２゜からメモリ
アクセスを必要とする命令をフェッチすると、実効アド
レス計算回路１２を制御して、フェッチした命令の実行
に必要なメモリアクセスのためのオペランドの実効アド
レスの計算を行わせる。実効アドレス計算回路１２は、
制御機構１１の制御のもとで指定された命令の内容に基
づいて実効アドレスを計算する。この実効アドレス計算
回路１２で計算された実効アドレスは実効アドレス記憶
回路１３に導かれ、実効アドレス計算回路１２が新たに
（次の）実効アドレスを計算する際に、実効アドレス記
憶回路１３に記憶される。この実効アドレス記憶回路１
３に記憶された前回計算された実効アドレスは実効アド
レス比較回路１４の一方の入力に導かれる。この実効ア
ドレス比較回路１４の他方の入力には実効アドレス計算
回路１２によって新たに計算された現在の実効アドレス
が導かれる。実効アドレス比較回路１４は、上記現在の
実効アドレスと前回計算された実効アドレスとを比較し
、両者が等しい場合にはその旨を示す有効な一致検出信
号を制御機構１１に出力する。

制御機構１１は実効アドレス比較回路１４がら有効な一
致検出信号が出力されると、現在実行中の命令がメモリ
アクセス省略可能命令であるか否かを調べる。ここで、
メモリアクセス省略可能命令とは、メモリアクセスを必
要とする命令のうち、連続する２つのオペランドの実効
アドレスが一致するならば結果が固定の（予め決定可能
な）命令であり、例えば転送命令、比較命令、更には減
算命令等である。

制御機構１１は、実効アドレス比較回路ｔ４から有効な
一致検出信号が出力された際の実行中命令が上記したよ
うなメモリアクセス省略可能命令の場合、即ちメモリア
クセス省略可能命令の実行中に、同命令の内容に基づい
て連続して計算される２つのオペランドの実効アドレス
が同一であることが実効アドレス比較回路１４から通知
されると、実行中命令はメモリアクセス省略可能命令で
あり上記実効アドレスを用いたメモリアクセスは無意味
であるものとして、同命令に関する以後の記憶装置２０
のアクセスを行わず、同命令に固有の予め定められた結
果を得て同命令の実行を終了する。

この結果、記憶装置２０のＡ番地の内容を同じＡ番地に
転送するといった同一アドレス間の転送命令、記憶装置
２０のＢ番地の内容と同じＢ番地の内容を比較するとい
った同一アドレス間の比較命令、更には記憶装置２０の
Ｃ番地の内容から同じＣ番地の内容を減算するといった
同一アドレス間の減算命令などの命令実行が高速に行え
る。

［発明の効果］ 以上詳述したようにこの発明によれば、同一アドレス間
の転送命令や比較命令など、連続する２つのオペランド
の実効アドレスが同一であるために命令実行の結果が予
め決定される命令に対しては、前回計算された実効アド
レスと現在の実効アドレスとが同一であることが検出さ
れた時点で、同命令に関する以後の無意味なメモリアク
セスを省略し、同命令の実行を終了させることができる
ので、効率的な命令実行が行え、特にＬｉ５ｐやＰｒｏ
ｌｏｇなどの人工知能言語のように同一アドレス間の処
理が多く出現するプログラムの実行速度を著しく高速化
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック構成図であ
る。 ｌＯ・・・汎用プロセッサ、２ｏ・・・記憶装置、１１
・・・制御機構、・１２・・・実効アドレス計算回路、
１３・・・実効アドレス記憶回路、１４・・・実効アド
レス比較回路。

Claims (1)

1. 【特許請求の範囲】 各種命令の実行を管理する制御手段と、 この制御手段の管理のもとで、メモリアクセスを必要と
   する命令の内容に基づいて実効アドレスを計算する実効
   アドレス計算手段と、 この実効アドレス計算手段によって前回計算された実効
   アドレスを記憶するための実効アドレス記憶手段と、 この実効アドレス記憶手段に記憶されている前回の実効
   アドレスと上記実効アドレス計算手段によって計算され
   ている現在の実効アドレスとを比較して一致を検出する
   ための比較手段と、を具備し、 上記制御手段は、メモリアクセスを必要とし且つ連続す
   る２つのオペランドの実効アドレスが一致するならば結
   果が予め決定される命令の実行中に上記比較手段によっ
   て一致が検出された場合には、同命令に関する以後のメ
   モリアクセスを行わずに同命令の実行を終了するように
   したことを特徴とする命令実行制御方式。