JPH01189727A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH01189727A JPH01189727A JP63014105A JP1410588A JPH01189727A JP H01189727 A JPH01189727 A JP H01189727A JP 63014105 A JP63014105 A JP 63014105A JP 1410588 A JP1410588 A JP 1410588A JP H01189727 A JPH01189727 A JP H01189727A
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- Japan
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- memory
- register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロプログラム制御方式の情報処理装置
、特にその浮動小数点演算命令の高速化に関するもので
ある。
、特にその浮動小数点演算命令の高速化に関するもので
ある。
第２図は従来の情報処理装置の一例を示すブロック結線
図である。図において（１）は命令実行に必要トなるオ
ペレーション・コードとオペランド・データを格納する
主メモＩＪ、＋２＋は中央情報処理装置、 （３，１Ｈ
この中央情報処理装置（２）と主メモ１１ ＋１１の間
のメモリバス、 ＋４１Ｈ中央情報処理装置（２）の内
部メモリ、＋５１Ｈオペレーシヨン・コードをフエツチ
する命令フェッチ部、（６）はオペランド・データのア
ドレスを保持するメモリ・オペランド・アドレス・レジ
スタ、（７）は主メモＩＩ （１１から読出したオペラ
ンド・データまたは主メモリｆｉｌへの書込データを保
持するメモリ・オペランド・データ・レジスタ、（８）
は中央情報処理装置（２）の内部データ・バス。
図である。図において（１）は命令実行に必要トなるオ
ペレーション・コードとオペランド・データを格納する
主メモＩＪ、＋２＋は中央情報処理装置、 （３，１Ｈ
この中央情報処理装置（２）と主メモ１１ ＋１１の間
のメモリバス、 ＋４１Ｈ中央情報処理装置（２）の内
部メモリ、＋５１Ｈオペレーシヨン・コードをフエツチ
する命令フェッチ部、（６）はオペランド・データのア
ドレスを保持するメモリ・オペランド・アドレス・レジ
スタ、（７）は主メモＩＩ （１１から読出したオペラ
ンド・データまたは主メモリｆｉｌへの書込データを保
持するメモリ・オペランド・データ・レジスタ、（８）
は中央情報処理装置（２）の内部データ・バス。
（９）は中央情報処理装置（２）の演算部、 ｆｉｌは
演算部（９）の演算結果のステータスを保持するステー
タス・フラグ群、 ｆｉｌｌは中央情報処理装置（２）
の制御を行なう演算制御部、ａ’ａｂま命令実行にあた
り異常なデータの検出を行なったときにセットされる異
常フラグ、Ｑ：１１１−ｊ内部データ・バス（８）上の
データが正規化されているか否かの判定を行なう正規化
判定回路である。
演算部（９）の演算結果のステータスを保持するステー
タス・フラグ群、 ｆｉｌｌは中央情報処理装置（２）
の制御を行なう演算制御部、ａ’ａｂま命令実行にあた
り異常なデータの検出を行なったときにセットされる異
常フラグ、Ｑ：１１１−ｊ内部データ・バス（８）上の
データが正規化されているか否かの判定を行なう正規化
判定回路である。
上記のように構成された情報処理装置において内部メモ
１月４）には命令実行に必要なレジスタ群すなわち汎用
レジスタ、ワーク・レジスタが第３図のように割付けら
れている。上記の各レジスタの中には浮動小数点型式デ
ータの場合第４図のようにデータが保持される。第４図
はレジスタに格納されている浮動小数点の一例を示した
ものであり。
１月４）には命令実行に必要なレジスタ群すなわち汎用
レジスタ、ワーク・レジスタが第３図のように割付けら
れている。上記の各レジスタの中には浮動小数点型式デ
ータの場合第４図のようにデータが保持される。第４図
はレジスタに格納されている浮動小数点の一例を示した
ものであり。
２の補敬形式からなる仮数部Ｍ、指指部部とβを基数と
し仮数部のビット長ｉＬとすると、数けＭ×β−（Ｌ−
１’）＋Ｅ で表現される。
し仮数部のビット長ｉＬとすると、数けＭ×β−（Ｌ−
１’）＋Ｅ で表現される。
主メモリに格納された命令は命令フェッチ部（５）によ
り読み出し及び解読が行なわれ、演算制御部で命令実行
のためのマイクロプログラムが開始される。一連のマイ
クロプログラムによって命令の実行が終了すると９次の
命令がフェッチ部（５）により主メモ１月１）から読み
出され上記の手順が繰返される。この動作によって主メ
モＩ＋ ＋１１に格納されている命令が逐次実行されて
いく。
り読み出し及び解読が行なわれ、演算制御部で命令実行
のためのマイクロプログラムが開始される。一連のマイ
クロプログラムによって命令の実行が終了すると９次の
命令がフェッチ部（５）により主メモ１月１）から読み
出され上記の手順が繰返される。この動作によって主メ
モＩ＋ ＋１１に格納されている命令が逐次実行されて
いく。
汎用レジスタ内にある２つのオペランド・データ間で浮
動小数点演算を行ない結果を汎用レジスタに格納するレ
ジスターレジスタ間命令のマイクロプログラム−フロー
を示したものが第５図である。第５図において、■は内
部メモ１月４）の中にある汎用レジスタに格納されてい
る第１のオペランド・データを読み出し内部データバス
（８１上に出力し正規化判定回路０３の出力をステータ
ス・フラグ群α１のあるフラグにセットさせる動作を行
なう第１オペランド読出しステップ、Ｑｌ）は第１オペ
ランド・データ読出しステップ■によってセットされた
ステータス・フラグ群ａｔｉの正規化情報から演算制御
部（Ｉｌｌが分岐アドレスを決定する動作を行なう正規
化判定分岐ステップ、 ｃ！２１１ｄ内部メモ１月４）
の中にある汎用レジスタに格納されている第２のオペラ
ンド・データを読み出し内部データ・バス（８）上に出
力し正規化判定回路ｆｉ３の出力をステータス・フラグ
群＋ｌ［Ｉのあるフラグにセットさせる動作を行なう第
２オペランド・データ読出しステップ、のけ第２オペラ
ンド・データ読出しステップのによってセットされたス
テータス・フラグ群＋１１の正規化情報から演算制御部
（１１＋が分岐アドレスを決定する動作を行なう正規化
判定分岐ステップ、＠は浮動小数点演算を行なう演算処
理ステップ群、＋Ｂは演算結果を汎用レジスタに格納す
る結果格納ステップ、部は異常フラグ＋ＩＸ５をセット
し規定値を演算結果とする異常処理ステップ群である。
動小数点演算を行ない結果を汎用レジスタに格納するレ
ジスターレジスタ間命令のマイクロプログラム−フロー
を示したものが第５図である。第５図において、■は内
部メモ１月４）の中にある汎用レジスタに格納されてい
る第１のオペランド・データを読み出し内部データバス
（８１上に出力し正規化判定回路０３の出力をステータ
ス・フラグ群α１のあるフラグにセットさせる動作を行
なう第１オペランド読出しステップ、Ｑｌ）は第１オペ
ランド・データ読出しステップ■によってセットされた
ステータス・フラグ群ａｔｉの正規化情報から演算制御
部（Ｉｌｌが分岐アドレスを決定する動作を行なう正規
化判定分岐ステップ、 ｃ！２１１ｄ内部メモ１月４）
の中にある汎用レジスタに格納されている第２のオペラ
ンド・データを読み出し内部データ・バス（８）上に出
力し正規化判定回路ｆｉ３の出力をステータス・フラグ
群＋ｌ［Ｉのあるフラグにセットさせる動作を行なう第
２オペランド・データ読出しステップ、のけ第２オペラ
ンド・データ読出しステップのによってセットされたス
テータス・フラグ群＋１１の正規化情報から演算制御部
（１１＋が分岐アドレスを決定する動作を行なう正規化
判定分岐ステップ、＠は浮動小数点演算を行なう演算処
理ステップ群、＋Ｂは演算結果を汎用レジスタに格納す
る結果格納ステップ、部は異常フラグ＋ＩＸ５をセット
し規定値を演算結果とする異常処理ステップ群である。
汎用レジスタはすべて内部メモ１月４）に割り付けられ
ているため、第１オペランドの読み出し及び正規化され
ているか否かの判定と第２オペランドの読み出し及び正
規化されているか否かの判定は逐次性なわれる。このと
き、第１オペランドと第２オペランドがともに正規化さ
れたデータならば浮動小数点演算を行ない、そうでない
ならば、異常フラグｔ１２１をセットし、規定値を演算
結果とし指定の汎用レジスタに格納する。このようにし
てレジスターレジスタ間浮動小数点演算の実行が完了す
る。また、汎用レジスタ内にある第１のオペランド・デ
ータと主メモリｆｉｌに格納されている第２のオペラン
ド・データ間で浮動小数点演算を行ない結果を汎用レジ
スタに格納するレジスターメモリ間命令のマイクロプロ
グラム・フローを示したものが第６図である。第６図に
おいて、＠は命令フェッチ部（５）によってフェッチさ
れたオペレーション・コードによシ主メモ１月１）中に
格納されている第２のオペランドロデータのアドレスを
計算し。
ているため、第１オペランドの読み出し及び正規化され
ているか否かの判定と第２オペランドの読み出し及び正
規化されているか否かの判定は逐次性なわれる。このと
き、第１オペランドと第２オペランドがともに正規化さ
れたデータならば浮動小数点演算を行ない、そうでない
ならば、異常フラグｔ１２１をセットし、規定値を演算
結果とし指定の汎用レジスタに格納する。このようにし
てレジスターレジスタ間浮動小数点演算の実行が完了す
る。また、汎用レジスタ内にある第１のオペランド・デ
ータと主メモリｆｉｌに格納されている第２のオペラン
ド・データ間で浮動小数点演算を行ない結果を汎用レジ
スタに格納するレジスターメモリ間命令のマイクロプロ
グラム・フローを示したものが第６図である。第６図に
おいて、＠は命令フェッチ部（５）によってフェッチさ
れたオペレーション・コードによシ主メモ１月１）中に
格納されている第２のオペランドロデータのアドレスを
計算し。
メモリオペランド・アドレス・レジスタ（６）に格納す
る第２オペランド・メモリ・アドレス計算ステツブ、＠
ケ第２オペランド・メモリ・アドレスを主メモ１月１）
に送出し、第２オペランド・データを主メモ１月１）か
らメモリ・オペランド・データ・レジスタ（７）に格納
する第２オペランド・メモリ・データ・フェッチ・ステ
ップ、■〜＠けレジスターレジスタ間命令実行時と同じ
マイクロプログラム・ステップ群である。ただし、第２
オペランド読出しステップ■ではレジスターレジスタ間
命令実行時と異なし、読み出しは汎用レジスタからでな
くメモリ・オペランド・データ・レジスタ（７）から行
なわれる。このようにしてレジスター主メモリ間での浮
動小数点演算命令が完了する。
る第２オペランド・メモリ・アドレス計算ステツブ、＠
ケ第２オペランド・メモリ・アドレスを主メモ１月１）
に送出し、第２オペランド・データを主メモ１月１）か
らメモリ・オペランド・データ・レジスタ（７）に格納
する第２オペランド・メモリ・データ・フェッチ・ステ
ップ、■〜＠けレジスターレジスタ間命令実行時と同じ
マイクロプログラム・ステップ群である。ただし、第２
オペランド読出しステップ■ではレジスターレジスタ間
命令実行時と異なし、読み出しは汎用レジスタからでな
くメモリ・オペランド・データ・レジスタ（７）から行
なわれる。このようにしてレジスター主メモリ間での浮
動小数点演算命令が完了する。
すなわち、レジスターレジスタ間命令においても、レジ
スター主メモリ間命令においても第１オペランド・デー
タと第２オペランド・データが正帰化されているか否か
の判定は個々のオペランド・データについて逐次判定及
び分岐が行なわれ。
スター主メモリ間命令においても第１オペランド・デー
タと第２オペランド・データが正帰化されているか否か
の判定は個々のオペランド・データについて逐次判定及
び分岐が行なわれ。
双方のオペランド・データがともに正規化されていると
きのみ浮動小数点演算が開始され、そうでないときには
異常フラグＱ’Ａｆセットし、ある規定値を演算結果と
する。
きのみ浮動小数点演算が開始され、そうでないときには
異常フラグＱ’Ａｆセットし、ある規定値を演算結果と
する。
従来の情報処理装置は、浮動小数点演算命令を実行する
ときに、オペランドデータが正規化されているか否を判
定するために各々のオペランドデータを逐次読み出し分
岐するというマイクロプログラムを要し、命令実行が遅
くなシ、マイクロプログラムのステップ数が増えるとい
う問題があった。
ときに、オペランドデータが正規化されているか否を判
定するために各々のオペランドデータを逐次読み出し分
岐するというマイクロプログラムを要し、命令実行が遅
くなシ、マイクロプログラムのステップ数が増えるとい
う問題があった。
この発明は上記のような従来の問題点を解決するために
なされたもので、最小のハード・ウェアの追加で浮動小
数点演算命令を高速化し、マイクロプログラムの容量を
縮小しこ情報処理装置を提供することを目的としたもの
である。
なされたもので、最小のハード・ウェアの追加で浮動小
数点演算命令を高速化し、マイクロプログラムの容量を
縮小しこ情報処理装置を提供することを目的としたもの
である。
この発明にかかる情報処理装置は、内部メモリ内の各汎
用レジスタに対して正規化情報を保持するラッチ群と、
メモリ・オペランド・データ・レジスタの内容の正規化
検知を行なう第２の正規化判定回路を備えたものである
。
用レジスタに対して正規化情報を保持するラッチ群と、
メモリ・オペランド・データ・レジスタの内容の正規化
検知を行なう第２の正規化判定回路を備えたものである
。
この発明においては、正規化情報を保持するラッチ群と
メモリ・オペランド・データ・レジスタの内容の正帰化
検知を行なう第２の正帰化判定回路よし、浮動小数力演
ｑ命令実行時の２つのオペランド・データが正帰化され
ているか否かの分岐判断用のマイクロプログラム・ステ
ップ数が減少し、命令実行が高速化するとともに、マイ
クロプログラム容量を削減する。
メモリ・オペランド・データ・レジスタの内容の正帰化
検知を行なう第２の正帰化判定回路よし、浮動小数力演
ｑ命令実行時の２つのオペランド・データが正帰化され
ているか否かの分岐判断用のマイクロプログラム・ステ
ップ数が減少し、命令実行が高速化するとともに、マイ
クロプログラム容量を削減する。
第１図はこの発明の〒実施例を示すブロック結線図であ
し、（１）〜（Ｉ３は従来の装置と同様のものであシ、
α４１ケ内部メモ１月４）の汎用レジスタの各々に対し
て装備され汎用レジスタに対してデータの書込が発生し
た時点で第１の正帰化判定回路の出力をラッチするｎ個
のラッチで構成されたラッチ群。
し、（１）〜（Ｉ３は従来の装置と同様のものであシ、
α４１ケ内部メモ１月４）の汎用レジスタの各々に対し
て装備され汎用レジスタに対してデータの書込が発生し
た時点で第１の正帰化判定回路の出力をラッチするｎ個
のラッチで構成されたラッチ群。
ｆＩ！’ＤＨメモリ・オペランド・データ・レジスタ（
７）の内容を常に正規化判定する第２の正規化判定回路
である。
７）の内容を常に正規化判定する第２の正規化判定回路
である。
上記のように構成された情報処理装置においては命令が
主メモ１月１）から逐次読み出され解読され実行される
手順は従来の第２図に示す情報処理装置と全く同様であ
る。また、たとえば内部メモリ（１）中の汎用レジスタ
１にデータが書き込まれるとき書き込まれるデータが正
規化されているか否かの１ビットの情報はラッチ群■の
第１番目のラッチにセットされ、汎用レジスタ２にデー
タが書き込まれるときけラッチ群＋１４１の第２番目の
ラッチにセットされる。なおこの装置の場合にも内部メ
モリ（４）内のレジスタの割付けは第３図と同様であり
浮動小数点データ形式も第４図と同様である。
主メモ１月１）から逐次読み出され解読され実行される
手順は従来の第２図に示す情報処理装置と全く同様であ
る。また、たとえば内部メモリ（１）中の汎用レジスタ
１にデータが書き込まれるとき書き込まれるデータが正
規化されているか否かの１ビットの情報はラッチ群■の
第１番目のラッチにセットされ、汎用レジスタ２にデー
タが書き込まれるときけラッチ群＋１４１の第２番目の
ラッチにセットされる。なおこの装置の場合にも内部メ
モリ（４）内のレジスタの割付けは第３図と同様であり
浮動小数点データ形式も第４図と同様である。
第７図は本装置においてレジスターレジスタ間における
浮動小数点演算命令を実行するときのマイクロプログラ
ム・フローである。第７図において、 ｅ！４！、■、
■は従来装置でレジスターレジスタ間の浮動小数点演算
命令を実行するときのマイクロプログラムと同様の処理
であシ、■は汎用レジスタ中の第１のオペランド・デー
タと第２のオペランド・データに対するラッチの出力か
ら正規化されているか否かを判断し分岐する正規化判定
会岐ステップである。レジスターレジスタ間における浮
動小数点演算命令の実行ハ、マず、第１のオペランド・
データと第２のオペランド・データの正帰化判定及び分
岐’ｊｉ−１ステップで行なう正規化判定分岐ステップ
群が行なわれる。このステップでは、演算制御部０１）
が命令によって指定された汎用レジスタ中の２つのオペ
ランド・データに対する正規化情報をラッチ群０４）の
中から選択し、双方のオペランド・データが正規化され
ているか否かを一度期に判定しマイクロプログラムの分
岐アドレスを決定する。
浮動小数点演算命令を実行するときのマイクロプログラ
ム・フローである。第７図において、 ｅ！４！、■、
■は従来装置でレジスターレジスタ間の浮動小数点演算
命令を実行するときのマイクロプログラムと同様の処理
であシ、■は汎用レジスタ中の第１のオペランド・デー
タと第２のオペランド・データに対するラッチの出力か
ら正規化されているか否かを判断し分岐する正規化判定
会岐ステップである。レジスターレジスタ間における浮
動小数点演算命令の実行ハ、マず、第１のオペランド・
データと第２のオペランド・データの正帰化判定及び分
岐’ｊｉ−１ステップで行なう正規化判定分岐ステップ
群が行なわれる。このステップでは、演算制御部０１）
が命令によって指定された汎用レジスタ中の２つのオペ
ランド・データに対する正規化情報をラッチ群０４）の
中から選択し、双方のオペランド・データが正規化され
ているか否かを一度期に判定しマイクロプログラムの分
岐アドレスを決定する。
その後の処理は従来の装置でレジスターレジスタ間命令
を実行する場合と同様に、異常処理■または演算処理Ｑ
Ａを行ない、結果格納のを行なう。
を実行する場合と同様に、異常処理■または演算処理Ｑ
Ａを行ない、結果格納のを行なう。
以上のようにして、レジスターレジスタ間の浮動小数点
演算命令が完了する。
演算命令が完了する。
また、第８図は本装置においてレジスターメモリ間にお
ける浮動小数点演算命令を実行するときのマイクロプロ
グラムフローである。第８図においてＣ４１＋２５１■
罰□□□は、従来装置でレジスターメモリ間の浮動小数
点演算命令を実行するときのマイクロプログラムと同様
の処理であし、■は汎用レジスタ中の第１オペランド・
データに対するラッチの出力と第２の正規化判定回路（
Ｉ５１の出力から、第１のオペランド・データと第２の
オペランド・データがともに正帰化されているか否かを
判断し分岐する正規化判定分岐ステップである。レジス
ターメモリ間における浮動小数点演算命令の実行は。
ける浮動小数点演算命令を実行するときのマイクロプロ
グラムフローである。第８図においてＣ４１＋２５１■
罰□□□は、従来装置でレジスターメモリ間の浮動小数
点演算命令を実行するときのマイクロプログラムと同様
の処理であし、■は汎用レジスタ中の第１オペランド・
データに対するラッチの出力と第２の正規化判定回路（
Ｉ５１の出力から、第１のオペランド・データと第２の
オペランド・データがともに正帰化されているか否かを
判断し分岐する正規化判定分岐ステップである。レジス
ターメモリ間における浮動小数点演算命令の実行は。
まず、従来装置でのマイクロプログラムフローと同様に
、第２オペランド・メモリーアドレス計算額と第２オペ
ランド・メモリデータ・フェッチ弼が順次行なわれる。
、第２オペランド・メモリーアドレス計算額と第２オペ
ランド・メモリデータ・フェッチ弼が順次行なわれる。
次に、第１オペランド・データと第２のオペランド・デ
ータの正規化判定分岐ステップωが１ステツプで行われ
る。このステップでは、演算制御部０１）が命令によっ
て指定された汎用レジスタ中の第１のオペランド・デー
タに対するラッチに存在する正規化情報と、第２の正規
化判定回路ａＳの出力でありかつ第２のオペランドデー
タの正規化情報をもとに双方のオペランド・データが正
規化されているか否かを一度期に判定しマイクロプログ
ラムの分岐アドレスを決定する。その後の処理は従来の
装置でレジスターメモリ間命令を実行する場合と同様に
、異常処理■または演算処理０４１を行ない、結果格納
囚を行々う。
ータの正規化判定分岐ステップωが１ステツプで行われ
る。このステップでは、演算制御部０１）が命令によっ
て指定された汎用レジスタ中の第１のオペランド・デー
タに対するラッチに存在する正規化情報と、第２の正規
化判定回路ａＳの出力でありかつ第２のオペランドデー
タの正規化情報をもとに双方のオペランド・データが正
規化されているか否かを一度期に判定しマイクロプログ
ラムの分岐アドレスを決定する。その後の処理は従来の
装置でレジスターメモリ間命令を実行する場合と同様に
、異常処理■または演算処理０４１を行ない、結果格納
囚を行々う。
以上のようにして、レジスターメモリ間の浮動小数点演
算命令が完了する。
算命令が完了する。
以上のように、この発明によれば各汎用レジスタに対す
る正帰化情報を保持するラッチ群とメモリ・オペランド
・データ・レジスタの内容を常に正帰化判定する第２の
正規化判定回路を装備１〜たことによし、浮動小数点演
算命令が高速に実行でき、マイクロプログラム容量の小
さい情報処理装置が得られる。
る正帰化情報を保持するラッチ群とメモリ・オペランド
・データ・レジスタの内容を常に正帰化判定する第２の
正規化判定回路を装備１〜たことによし、浮動小数点演
算命令が高速に実行でき、マイクロプログラム容量の小
さい情報処理装置が得られる。
第１図はこの発明の一実施例を示す情報処理装置のブロ
ック結線図、第２図は従来の一実施例を゛示す情報処理
装置のブロック結線図、第３図は内部メモリ内にある汎
用レジスタ及びワーク・レジスタの構成を説明するため
の図、第４図は汎用レジスタ内に格納されている浮動小
数点データの格納状態を説明するための図、第５図は従
来の情報処理装置でレジスターレジスタ間の浮動小数点
演算命令を実行するときのマイクロプログラム・フロー
を説明するための［シ１．第６図は従来の情報処理装置
でレジスターメモリ間の浮動小数点演算命令を実行する
ときのマイクロプログラム・フローを説明するための図
、第７図は本発明の情報処理装置でレジスターレジスタ
間の浮動小数点演算命令を実行するときのマイクロプロ
グラム・フローを説明するだめの図、第８図は本発明の
情報処理装置でレジスターメモリ間の浮動小数点演算命
令を実行するときのマイクロプログラム・フローを説明
するための図である。 図中、 （＋ｌｌｄ主メモ＋１．＋２１ｉ中央情報処理
装置。 （３）はメモリバス、 ＋４１Ｑ内部メモリ、 ＋５１
１ｄ命令フ工ツチ部、 ＋６１ｉメモリ・オペランド・
アドレス・レジスタ、 ＋７１１７−ｉメモリ・オペラ
ンド・データ・レジスタ、（８）は内部データ・バス、
１９１１−ｊ演算処理部。 ａｌはステータスフラグ群、 （Ｉｌｌは演算制御部、
（１２は異常フラグ、０３け第１の正帰化判定回路２
０沿はラッチ群、ａつけ第２の正帰化判定回路である。 なお９図中同一符号は同一または相当部分を示す。
ック結線図、第２図は従来の一実施例を゛示す情報処理
装置のブロック結線図、第３図は内部メモリ内にある汎
用レジスタ及びワーク・レジスタの構成を説明するため
の図、第４図は汎用レジスタ内に格納されている浮動小
数点データの格納状態を説明するための図、第５図は従
来の情報処理装置でレジスターレジスタ間の浮動小数点
演算命令を実行するときのマイクロプログラム・フロー
を説明するための［シ１．第６図は従来の情報処理装置
でレジスターメモリ間の浮動小数点演算命令を実行する
ときのマイクロプログラム・フローを説明するための図
、第７図は本発明の情報処理装置でレジスターレジスタ
間の浮動小数点演算命令を実行するときのマイクロプロ
グラム・フローを説明するだめの図、第８図は本発明の
情報処理装置でレジスターメモリ間の浮動小数点演算命
令を実行するときのマイクロプログラム・フローを説明
するための図である。 図中、 （＋ｌｌｄ主メモ＋１．＋２１ｉ中央情報処理
装置。 （３）はメモリバス、 ＋４１Ｑ内部メモリ、 ＋５１
１ｄ命令フ工ツチ部、 ＋６１ｉメモリ・オペランド・
アドレス・レジスタ、 ＋７１１７−ｉメモリ・オペラ
ンド・データ・レジスタ、（８）は内部データ・バス、
１９１１−ｊ演算処理部。 ａｌはステータスフラグ群、 （Ｉｌｌは演算制御部、
（１２は異常フラグ、０３け第１の正帰化判定回路２
０沿はラッチ群、ａつけ第２の正帰化判定回路である。 なお９図中同一符号は同一または相当部分を示す。
Claims (1)
- マイクロプログラム制御方式によつて主メモリ中に格納
されている命令を逐次実行し、浮動小数点演算命令実行
時のオペランド・データが正規化されていない場合何ら
かの異常処理を行なう情報処理装置において、上記命令
の実行に必要となる汎用レジスタ及びワーク・レジスタ
で構成され浮動小数点データ幅と等しいデータ幅を有す
る内部メモリ、この内部メモリの指定したアドレス位置
へデータの読み出し及び書込みする手段、上記内部メモ
リ内に書き込まれるデータが正規化されているか否かの
１ビット情報を検出する第１の正規化判定回路、上記内
部メモリ内の各汎用レジスタに対して設けられデータが
上記内部メモリに書き込まれる時点で上記正規化判定回
路の出力値がセットされるラッチ群、レジスターメモリ
間演算命令の実行時に必要となるメモリ・オペランドデ
ータを格納するメモリ・オペランド・データ・レジスタ
、上記メモリ・オペランドデータ・レジスタの内容が正
規化されているか否かの情報が検出される第２の正規化
判定回路、上記ラッチ群の内容と第２の正規化判定回路
の出力内容よりマイクロプログラムの分岐アドレスを決
定する演算制御部を備えたことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014105A JPH01189727A (ja) | 1988-01-25 | 1988-01-25 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014105A JPH01189727A (ja) | 1988-01-25 | 1988-01-25 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189727A true JPH01189727A (ja) | 1989-07-28 |
Family
ID=11851839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014105A Pending JPH01189727A (ja) | 1988-01-25 | 1988-01-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01297727A (ja) * | 1988-05-25 | 1989-11-30 | Nec Corp | 浮動小数点演算の正規化制御方式 |
-
1988
- 1988-01-25 JP JP63014105A patent/JPH01189727A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01297727A (ja) * | 1988-05-25 | 1989-11-30 | Nec Corp | 浮動小数点演算の正規化制御方式 |
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