JPH0433021A - 分岐命令制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機制御方式に関し、特にパイプライン
処理を行うＲＩＳＣ（ＲｅｄｕｃｅｄＩｎｓｔｒｕｃｔ
ｉｏｎ　　Ｓｅｔ　　Ｃｏｍｐｕｔｅｒ）型マイクロプ
ロセンサを有する電子計算機において分岐命令（分岐を
指示するマイクロ命令）の実行制御を行う分岐命令制御
方式に関する。

〔従来の技術〕

パイプライン処理を行うマイクロプロセッサには、ＲＩ
ＳＣ型の形態とＣＩ　ＳＣ（Ｃｏｍｐ　ｌ　ｅｘ　　Ｉ
ｎ５ｔｒｕｃｔｉｏｎ　　Ｓｅｔ　　Ｃｏｍｐｕ　ｔ　
ｅ　ｒ）型の形態とがある。

前者は、ハードウェア簡略化のために単純なマイクロ命
令セットを有しており、この単純なマイクロ命令セント
をハードウェア制御の下で実行することにより大部分の
マイクロ命令を１クロツク内で実行している（ＣＰＵ（
Ｃｅｎｔｒａｌ　　Ｐｒｏｃｅｓｓｉｎｇ　　Ｕｎｉｔ
）を効率的に利用している）。

しかし、このようなパイプライン処理を行うＲＩＳＣ型
マイクロプロセッサでも、分岐命令を実行する場合にお
いては、その分岐命令の実行に伴いＣＰＵ時間に損失が
生しる。例えば、無条件分岐命令の実行においては、無
条件分岐命令の実行サイクルの後でないとその分岐先の
マイクロ命令のフェッチサイクルを実行できないので、
無条件分岐命令のフェッチサイクルと実行サイクルとの
間に待ち合わせ時間（損失時間）が生じる。

従来、このような場合の分岐命令制御方式では、その損
失の発生を回避するために、分岐命令で分岐するしない
に関わらず実行できるマイクロ命令（実行しても差し支
えない命令）を分岐命令に続くマイクロ命令として設定
する等の最適化が図られていた。

なお、そのような最適化のための適切なマイクロ命令が
存在せずそのような最適化が図れない場合には、上述の
ＣＰＵ時間の損失は避けられないものであった。

〔発明が解決しようとする課題〕

上述した従来の分岐命令制御方式では、ＣＰＵ時間の損
失を回避するために所定の最適化を図る必要があるので
、その最適化のためのプラミング上の手数が必要になる
という欠点がある。

また、そのような最適化を図らない場合または図れない
場合には、ＣＰＵ時間の損失の発生を回避することがで
きないという欠点がある。

本発明の目的は、上述の点に鑑み、無条件分岐命令（本
発明は無条件分岐命令を対象としており条件分岐命令は
対象外である）の実行に際して、上述のような最適化を
必要とせずにＣＰＵ時間の損失を回避することができる
分岐命令制御方式を提供することにある。

〔課題を解決するための手段〕

本発明の分岐命令制御方式は、パイプライン処理を行う
ＲＩＳＣ型マイクロプロセッサを有する電子計夏機にお
いて、無条件分岐命令の存在を予測するための情報であ
る無条件分岐予測情報を含むマイクロ命令を格納する主
記憶と、プログラムカウンタの内容、パイプライン段数
に基づ（定数およびディスプレースメントを加算する３
入力加算器と、実行サイクルのマイクロ命令に含まれる
無条件分岐予測情報が無条件分岐命令の存在を予測する
指示である場合に前記３入力加算器の加算結果を次にフ
ェッチすべきマイクロ命令のアドレスとして前記玉記憶
に送る分岐予測機構とを有する。

〔作用〕

本発明の分岐命令制御方式では、主記憶が無条件分岐命
令の存在を予測するための情報である無条件分岐予測情
報を含むマイクロ命令を格納し、３入力加算器がプログ
ラムカウンタの内容、パイプライン段数に基づく定数お
よびディスプレースメントを加算し、分岐予測機構が実
行サイクルのマイクロ命令に含まれる無条件分岐予測情
報が無条件分岐命令の存在を予測する指示である場合に
３入力加算器の加算結果を次にフェッチすべきマイクロ
命令のアドレスとして主記憶に送る。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例の構成（ハードウェア構成
）を示すブロック図である０本実施例の分岐命令制御方
式は、主記憶１と、命令レジスタ２と、デコーダ３と、
分岐予測レジスタ５を存するパイプラインレジスタ４と
、プログラムカウンタ６と、定数レジスタ７と、３入力
加算器８と、ディスプレースメント信号線９とを含んで
構成されている（分岐予測レジスタ５に格納される無条
件分岐予測情報１０（第２図参照）によって３入力加算
器８の出力を主記憶１に送るか否かを制御する機構が分
岐予測機構に該当する）。

第２回は、王記憶１にあらかしめ格納されているマイク
ロプログラム（マイクロ命令の集合）の−例をマイクロ
命令の流れ図として示す図である。

このマイクロプログラムは、レジスタの減算命令である
マイクロ命令■と、レジスタの加算命令であるマイクロ
命令■と、無条件分岐命令であるマイクロ命令■とを含
んでいる。

全てのマイクロ命令は、無条件分岐命令の存在を予測す
るための１ビツトの情報である無条件分岐予測情報１０
を有している。無条件分岐予測惰報１０にセントされる
値のｒｌＪは無条件分岐命令の存在（２ステツプ後のマ
イクロ命令が無条件分岐命令であること）を予測する指
示を表し、その値の「０」はそのような無条件分岐命令
の存在を予測しない指示を表す。

マイクロ命令■中の無条件分岐予測情報１０には、マイ
クロ命令■が無条件分岐命令であることを指示するため
に「１」がセントされている。

第３図は、本実施例の分岐命令制御方式によって第２図
に示すマイクロプログラムを実行する際のパイプライン
処理のタイムチャートを示す図である。

第４図は、従来技術によって第２図に示すマイクロプロ
グラムを実行する際のパイプライン処理のタイムチャー
トを示す図である。

次に、このように構成された本実施例の分岐命令制御方
式の動作について説明する。なお、ここでは第２図に示
すマイクロプログラムをマイクロ命令■から順次実行し
ていく際の動作（ハードウェア動作およびタイミング等
）について、第１図〜第３図を参照して説明する。

Ｔ１サイクルで、マイクロ命令■が主記憶１より命令レ
ジスタ２にフェッチされる。

Ｔ２サイクルで、マイクロ命令■はデコーダ３によりデ
コードされてパイプラインレジスタ４にデコード結果が
ロードされる。マイクロ命令■中の無条件分岐命令情＠
１０には「１」がセットされているので、このデコード
の際にパイプラインレジスタ４内の分岐予測レジスタ５
に「１」がセントされる。

また、Ｔ２サイクルで、マイクロ命令■が主記憶１より
命令レジスタ２にフェッチされる。

Ｔ３サイクルで、マイクロ命令■が実行されてレジスタ
の減算が行われる。同時に、マイクロ命令■のデコード
サイクル（Ｔ２サイクル）で「１」がセントされた分岐
予測レジスタ５の内容（無条件分岐命令の存在を予測す
る指示）に基づいて、３入力加算器８の出力が主記憶１
に送られる。

すなわち、命令レジスタ２の内容の一部であるディスプ
レースメント信号線９上の情報（ディスプレースメント
）、プログラムカウンタ６の内容および定数レジスタ７
の内容の３要素が３入力加算器８によって加算され、こ
の加算結果が主記憶ｌに送られる。

この３入力加算器８の加算結果は、３要素が以下に示す
ような値を存するので、マイクロ命令■で分岐する分岐
先のアドレス（ここでは、ラベルＡＡのアドレス）を意
味するものとなる。

３入力加算器８に入力される３要素の１つであるプログ
ラムカウンタ６の内容は、この時点（Ｔ３サイクル）に
て実行中の（実行サイクルにある）マイクロ命令のアド
レスである。Ｔ３サイクルではマイクロ命令■が実行中
であるから、マイクロ命令■のアドレスが該当する。

３要素の１つである定数レジスタ７の内容は、あらかし
め定数レジスタ７にロードされている「パイプライン段
数−１」の値を示す定数「２」である、なお、この場合
のパイプライン段数は、フェフチサイクル、デコードサ
イクルおよび実行サイクルの３段である。

プログラムカウンタ６の内容と定数レジスタ７の内容と
を加算することにより、無条件分岐命令であるマイクロ
命令■のアドレスを計算することができる。

さらに、３要素の１つであるディスプレースメント信号
線９上の情報であるディスプレースメントは、簗条件分
岐命令であるマイクロ命令■における分岐元と分岐先と
の間の相対アドレス（マイクロ命令■からラベルＡＡへ
の変位）である。

上述のマイクロ命令■のアドレスとディスプレースメン
ト信号ｖＡ９上の情報（マイクロ命令■からラベルＡＡ
への変位）とを加算することにより、主記憶１内のラベ
ルＡＡ（マイクロ命令■の分岐先）のアドレスを計算す
ることができる。

Ｔ４サイクルで、３入力加算器８の出力である新しいフ
ェンチアドレスに基づき、主記憶ｌより命令レジスタ２
にラベルＡＡのマイクロ命令がフェッチされる。

また、Ｔ４サイクルで、マイクロ命令■の実行およびマ
イクロ命令■のデコードも行われる。

次に、本発明の特長を明確にするために、従来技術にお
ける第２図に示すマイクロプログラムの実行のタイミン
グについて、第４図を参照して説明する。

この場合には、無条件分岐命令の存在が検出されるのは
マイクロ命令■の実行時であるので、第４図に示すよう
にＴ５サイクルにおけるマイクロ命令■の実行後のＴ６
サイクルでラベルＡＡのマイクロ命令のフェッチが行わ
れることになる。

このときに、マイクロ命令■に後続するマイクロ命令■
および■は、パイプライン処理の性質上からＴ４サイク
ルおよびＴ５サイクルでフェッチおよび実行が行われて
しまう。したがって、これらのマイクロ命令■および■
は、無条件分岐命令に対して実行しても差し支えないマ
イクロ命令に最適化しておく必要がある（このような最
適化はプログラマに負担を強いることになる）。

しかし、そのような最適化のための適切なマイクロ命令
が存在しない場合には、Ｔ６サイクルおよびＴ７サイク
ルにおけるマイクロ命令の実行は行われず、ＣＰ　ＩＪ
待時間損失は避けられないものになる。

〔発明の効果〕

以上説明したように本発明は、パイプライン処理を行う
ＲＩＳＣ型マイクロプロセッサおよびそのマイクロプロ
セッサに係る主記憶において、主記憶に格納されるマイ
クロ命令に無条件分岐予測情報を設け、マイクロプロセ
ッサに３入力加算器および分岐予測機構を設けることに
より、プログラミング上の手数を要する最適化を必要と
せずに、無条件分岐命令の実行の際のＣＰＵ時間の損失
を回避すること（高速に無条件分岐命令を実行すること
）ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、 第２図は第１図中の主記憶に格納されるマイクロプログ
ラムの一例をマイクロ命令の流れ図として示す図、 第３図は第１図に示す分岐命令制御方式による第２図に
示すマイクロプログラムの実行時におけるタイムチャー
トを示す図、 第４図は従来技術による第２図に示すマイクロプログラ
ムの実行時におけるタイムチャートを示す図である。 図において、 １・・・主記憶、 ２・・・命令レジスタ、 ３・・・デコーダ、 ４・・・パイプラインレジスタ、 ５・・・分岐予測レジスタ、 ６・・・プログラムカウンタ、 ７・・・定数レジスタ、 ８・・・３入力加算器、 ９・・・ディスプレースメント信号線、１０・・無条件
分岐予測情報である。 第１図 第２図 特許出願人　日　本　電　気　株　式　会　社日本電気
エンジニアリング株式会社

Claims (1)

1. 【特許請求の範囲】 パイプライン処理を行うＲＩＳＣ型マイクロプロセッサ
   を有する電子計算機において、 無条件分岐命令の存在を予測するための情報である無条
   件分岐予測情報を含むマイクロ命令を格納する主記憶と
   、 プログラムカウンタの内容、パイプライン段数に基づく
   定数およびディスプレースメントを加算する３入力加算
   器と、 実行サイクルのマイクロ命令に含まれる無条件分岐予測
   情報が無条件分岐命令の存在を予測する指示である場合
   に前記３入力加算器の加算結果を次にフェッチすべきマ
   イクロ命令のアドレスとして前記主記憶に送る分岐予測
   機構と を有することを特徴とする分岐命令制御方式。