JPH05334081A - パイプライン処理方式 - Google Patents
パイプライン処理方式Info
- Publication number
- JPH05334081A JPH05334081A JP14118192A JP14118192A JPH05334081A JP H05334081 A JPH05334081 A JP H05334081A JP 14118192 A JP14118192 A JP 14118192A JP 14118192 A JP14118192 A JP 14118192A JP H05334081 A JPH05334081 A JP H05334081A
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- JP
- Japan
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- instruction
- circuit
- address
- stage
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Abstract
(57)【要約】
【目的】処理の対象となる命令の実行上では不必要な処
理ステージの実行を行わない、全命令実行時間を短縮す
ることで処理能力を向上させることが可能なパイプライ
ン処理方式を提供すること。 【構成】本発明のパイプライン処理方式の実現のために
は、命令のフェッチを行う命令フェッチ回路１と、命令
フェッチ回路１のフェッチした命令を受け取り解読する
命令解読回路２と、命令解読回路２の解読した命令の指
示に従いアドレスを生成するアドレス生成回路３と、ア
ドレス生成回路３の生成したアドレスへのアクセスを行
うアクセス回路４と、任意の命令を受け実行する命令実
行回路５と、命令実行回路５が実行した命令の実行結果
を格納する命令実行格納回路６と、各回路を制御する制
御回路７とを備えている。
理ステージの実行を行わない、全命令実行時間を短縮す
ることで処理能力を向上させることが可能なパイプライ
ン処理方式を提供すること。 【構成】本発明のパイプライン処理方式の実現のために
は、命令のフェッチを行う命令フェッチ回路１と、命令
フェッチ回路１のフェッチした命令を受け取り解読する
命令解読回路２と、命令解読回路２の解読した命令の指
示に従いアドレスを生成するアドレス生成回路３と、ア
ドレス生成回路３の生成したアドレスへのアクセスを行
うアクセス回路４と、任意の命令を受け実行する命令実
行回路５と、命令実行回路５が実行した命令の実行結果
を格納する命令実行格納回路６と、各回路を制御する制
御回路７とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はパイプライン処理方式に
関し、特に命令ごとに処理の順序を指定するパイプライ
ン処理方式に関する。
関し、特に命令ごとに処理の順序を指定するパイプライ
ン処理方式に関する。
【０００２】
【従来の技術】従来のパイプライン処理方式は、パイプ
ラインの段数と処理ステージの種類および実行の順序と
はそれぞれ固定していた。例えば、命令をパイプライン
処理を行うため、命令のフェッチを行うステージ（以下
ｆステージと記す）と、フェッチした命令を解読するス
テージ（以下ｄステージと記す）と、解読した命令に従
いアドレスを生成するステージ（以下ａステージと記
す）と、生成したアドレスにアクセスするステージ（以
下ｏステージと記す）と、命令の実行を行うステージ
（以下ｅステージと記す）と、命令の実行結果を格納す
るステージ（以下ｗステージと記す）とを設けた情報処
理装置が、ｆステージ→ｄステージ→ａステージ→ｏス
テージ→ｅステージ→ｗステージの順にパイプライン処
理を行うように定められていて、命令の実行と命令の実
行結果の格納のみを指示する命令を受け処理する場合で
あっても、図２の従来のパイプライン処理方式のタイム
チャートに示すように、実行上は不要なｏステージおよ
びｅステージも経由しなければならないものであった。
このため、図５の流れ図に示すように命令の実行結果に
よって条件分岐を行う命令処理であれば、図６のタイム
チャートに示すように、実行上は不要なｏステージおよ
びｅステージも経由していた。
ラインの段数と処理ステージの種類および実行の順序と
はそれぞれ固定していた。例えば、命令をパイプライン
処理を行うため、命令のフェッチを行うステージ（以下
ｆステージと記す）と、フェッチした命令を解読するス
テージ（以下ｄステージと記す）と、解読した命令に従
いアドレスを生成するステージ（以下ａステージと記
す）と、生成したアドレスにアクセスするステージ（以
下ｏステージと記す）と、命令の実行を行うステージ
（以下ｅステージと記す）と、命令の実行結果を格納す
るステージ（以下ｗステージと記す）とを設けた情報処
理装置が、ｆステージ→ｄステージ→ａステージ→ｏス
テージ→ｅステージ→ｗステージの順にパイプライン処
理を行うように定められていて、命令の実行と命令の実
行結果の格納のみを指示する命令を受け処理する場合で
あっても、図２の従来のパイプライン処理方式のタイム
チャートに示すように、実行上は不要なｏステージおよ
びｅステージも経由しなければならないものであった。
このため、図５の流れ図に示すように命令の実行結果に
よって条件分岐を行う命令処理であれば、図６のタイム
チャートに示すように、実行上は不要なｏステージおよ
びｅステージも経由していた。
【０００３】
【発明が解決しようとする課題】上述した従来のパイプ
ライン処理方式は、パイプラインにて処理する命令の種
類に関係なく、パイプライン上の全ステージの処理を実
行していたため、処理の対象となる命令の必要な処理ス
テージのみを実行するということはできず、処理の対象
となる命令の実行上では不要な処理ステージも、必ず経
由しなければならないので、全体として命令実行時間を
無駄にするという問題点がある。
ライン処理方式は、パイプラインにて処理する命令の種
類に関係なく、パイプライン上の全ステージの処理を実
行していたため、処理の対象となる命令の必要な処理ス
テージのみを実行するということはできず、処理の対象
となる命令の実行上では不要な処理ステージも、必ず経
由しなければならないので、全体として命令実行時間を
無駄にするという問題点がある。
【０００４】本発明の目的は、処理の対象となる命令の
実行上では不要な処理ステージの実行を行わない、全命
令実行時間を短縮することで処理能力を向上させること
が可能なパイプライン処理方式を提供することにある。
実行上では不要な処理ステージの実行を行わない、全命
令実行時間を短縮することで処理能力を向上させること
が可能なパイプライン処理方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明のパイプライン処
理方式は、命令のフェッチを行う命令フェッチ回路と、
前記命令フェッチ回路のフェッチした命令を解読する命
令解読回路と、前記命令解読回路の解読した命令の指示
に従いアドレスを生成するアドレス生成回路と、前記ア
ドレス生成回路の生成したアドレスへのアクセスを行う
アクセス回路と、任意の命令を受け実行する命令実行回
路と、前記命令実行回路が実行した命令の実行結果を格
納する命令実行格納回路と、前記各回路を制御する制御
回路とを備え、前記命令解読回路の解読した命令の指示
がアドレスの生成とこの生成したアドレスへのアクセス
および命令の実行と実行結果の格納とを含むものであれ
ば命令の処理はアドレスを生成し、生成したアドレスに
アクセスし、命令を実行し、実行結果を格納する順で行
い、前記命令解読回路の解読した命令の指示がアドレス
の生成とこの生成したアドレスへのアクセスのみを行う
ものであれば、命令の処理はアドレスを生成し、生成し
たアドレスにアクセスして終了する順で行い、前記命令
解読回路の解読した命令の指示が命令の実行と実行結果
の格納とを行うものである場合には命令の実行と実行結
果の格納の順に行う構成である。
理方式は、命令のフェッチを行う命令フェッチ回路と、
前記命令フェッチ回路のフェッチした命令を解読する命
令解読回路と、前記命令解読回路の解読した命令の指示
に従いアドレスを生成するアドレス生成回路と、前記ア
ドレス生成回路の生成したアドレスへのアクセスを行う
アクセス回路と、任意の命令を受け実行する命令実行回
路と、前記命令実行回路が実行した命令の実行結果を格
納する命令実行格納回路と、前記各回路を制御する制御
回路とを備え、前記命令解読回路の解読した命令の指示
がアドレスの生成とこの生成したアドレスへのアクセス
および命令の実行と実行結果の格納とを含むものであれ
ば命令の処理はアドレスを生成し、生成したアドレスに
アクセスし、命令を実行し、実行結果を格納する順で行
い、前記命令解読回路の解読した命令の指示がアドレス
の生成とこの生成したアドレスへのアクセスのみを行う
ものであれば、命令の処理はアドレスを生成し、生成し
たアドレスにアクセスして終了する順で行い、前記命令
解読回路の解読した命令の指示が命令の実行と実行結果
の格納とを行うものである場合には命令の実行と実行結
果の格納の順に行う構成である。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例のブロック図であ
る。
る。
【０００８】本発明のパイプライン処理方式の実現のた
めには、命令のフェッチを行う命令フェッチ回路１と、
命令フェッチ回路１のフェッチした命令を受け取り解読
する命令解読回路２と、命令解読回路２の解読した命令
の指示に従いアドレスを生成するアドレス生成回路３
と、アドレス生成回路３の生成したアドレスへのアクセ
スを行うアクセス回路４と、任意の命令を受け実行する
命令実行回路５と、命令実行回路５が実行した命令の実
行結果を格納する命令実行格納回路６と、各回路を制御
する制御回路７とを備えている。
めには、命令のフェッチを行う命令フェッチ回路１と、
命令フェッチ回路１のフェッチした命令を受け取り解読
する命令解読回路２と、命令解読回路２の解読した命令
の指示に従いアドレスを生成するアドレス生成回路３
と、アドレス生成回路３の生成したアドレスへのアクセ
スを行うアクセス回路４と、任意の命令を受け実行する
命令実行回路５と、命令実行回路５が実行した命令の実
行結果を格納する命令実行格納回路６と、各回路を制御
する制御回路７とを備えている。
【０００９】次に動作について説明する。
【００１０】動作の説明はアドレスの生成・生成したア
ドレスへのアクセスのみを行う命令（以下ＡＧ命令と記
す）を連続で処理する場合と、命令の実行・実行結果の
格納のみを行う命令（以下ＥＸ命令と記す）を連続で処
理する（以下ショートパイプラインモードと記す）場合
と、アドレスの生成・生成したアドレスへのアクセスお
よび命令の実行・実行結果の格納を行う命令の後にＥＸ
命令を連続で処理する場合と、ショートパイプラインモ
ードを使用しないモード（以下ノーマルパイルラインモ
ードと記す）からショートパイプラインモードに移行す
る場合と、ショートパイプラインモードからノーマルパ
イプラインモードに移行する場合とについて述べる。
ドレスへのアクセスのみを行う命令（以下ＡＧ命令と記
す）を連続で処理する場合と、命令の実行・実行結果の
格納のみを行う命令（以下ＥＸ命令と記す）を連続で処
理する（以下ショートパイプラインモードと記す）場合
と、アドレスの生成・生成したアドレスへのアクセスお
よび命令の実行・実行結果の格納を行う命令の後にＥＸ
命令を連続で処理する場合と、ショートパイプラインモ
ードを使用しないモード（以下ノーマルパイルラインモ
ードと記す）からショートパイプラインモードに移行す
る場合と、ショートパイプラインモードからノーマルパ
イプラインモードに移行する場合とについて述べる。
【００１１】今、命令のパイプライン処理が、命令フェ
ッチ回路１によって命令のフェッチを行うステージをｆ
ステージ、命令解読回路２によって命令を解読するステ
ージをｄステージ、アドレス生成回路３によってアドレ
スを生成するステージをａステージ、アクセス回路４に
よってアクセスを行うステージをｏステージ、命令実行
回路５によって命令の実行を行うステージをｅステー
ジ、命令実行結果格納回路６によって命令の実行結果を
格納するステージをｗステージとする。
ッチ回路１によって命令のフェッチを行うステージをｆ
ステージ、命令解読回路２によって命令を解読するステ
ージをｄステージ、アドレス生成回路３によってアドレ
スを生成するステージをａステージ、アクセス回路４に
よってアクセスを行うステージをｏステージ、命令実行
回路５によって命令の実行を行うステージをｅステー
ジ、命令実行結果格納回路６によって命令の実行結果を
格納するステージをｗステージとする。
【００１２】ＡＧ命令を連続で処理する場合に本発明を
適用すれば、処理対象の命令がアドレスの生成・生成し
たアドレスへのアクセスのみを行う命令（ＡＧ命令）で
あることを検出し、図３のタイムチャートに示すように
ｆステージ→ｄステージ→ａステージ→ｏステージの順
にパイプライン処理を行い、不必要なｅステージとｗス
テージとの処理を行わない。
適用すれば、処理対象の命令がアドレスの生成・生成し
たアドレスへのアクセスのみを行う命令（ＡＧ命令）で
あることを検出し、図３のタイムチャートに示すように
ｆステージ→ｄステージ→ａステージ→ｏステージの順
にパイプライン処理を行い、不必要なｅステージとｗス
テージとの処理を行わない。
【００１３】ＥＸ命令を連続で処理する場合に本発明を
適用すれば、処理対象の命令が命令の実行・実行結果の
格納のみを行う命令（ＥＸ命令）であることを検出し、
図４のタイムチャートに示すようにｆステージ→ｄステ
ージ→ｅステージ→ｗステージの順にパイプライン処理
を行い、余分なａステージとｏステージとの処理を経由
しない。このことにより特に、図５のフローチャートの
ような命令の実行結果によって条件分岐を行う命令の処
理であれば図７のタイムチャートに示すように、図６の
タイムチャートに示す従来のパイプライン処理方式の処
理が２回の分岐を行う間に３回の分岐を行っていること
が分る。
適用すれば、処理対象の命令が命令の実行・実行結果の
格納のみを行う命令（ＥＸ命令）であることを検出し、
図４のタイムチャートに示すようにｆステージ→ｄステ
ージ→ｅステージ→ｗステージの順にパイプライン処理
を行い、余分なａステージとｏステージとの処理を経由
しない。このことにより特に、図５のフローチャートの
ような命令の実行結果によって条件分岐を行う命令の処
理であれば図７のタイムチャートに示すように、図６の
タイムチャートに示す従来のパイプライン処理方式の処
理が２回の分岐を行う間に３回の分岐を行っていること
が分る。
【００１４】次に通常の処理としてアドレスの生成・生
成したアドレスへのアクセスを行う命令を処理した後
に、本発明で定義したＥＸ命令を連続で処理すると次の
２点の不都合が生じる。即ち、 同一タイミングに２種類のｅステージ又はｗステージ
が発生する。 後続の命令のｅステージ又はｗステージが先発の命令
のそれを追い越す。 上記は図８のタイムチャートのｅ１ステージとｅ３ス
テージおよびｗ１ステージとｗ３ステージのように同一
タイミングでありながら一つの回路に２種類の動作を要
求してしまうものであり、上記は同じく図８のｅ１ス
テージとｅ２ステージおよびｗ１ステージとｗ２ステー
ジのように先発の命令のｅステージ又はｗステージが行
われる前に後続の命令のｅステージ又はｗステージが終
了してしまうものである。
成したアドレスへのアクセスを行う命令を処理した後
に、本発明で定義したＥＸ命令を連続で処理すると次の
２点の不都合が生じる。即ち、 同一タイミングに２種類のｅステージ又はｗステージ
が発生する。 後続の命令のｅステージ又はｗステージが先発の命令
のそれを追い越す。 上記は図８のタイムチャートのｅ１ステージとｅ３ス
テージおよびｗ１ステージとｗ３ステージのように同一
タイミングでありながら一つの回路に２種類の動作を要
求してしまうものであり、上記は同じく図８のｅ１ス
テージとｅ２ステージおよびｗ１ステージとｗ２ステー
ジのように先発の命令のｅステージ又はｗステージが行
われる前に後続の命令のｅステージ又はｗステージが終
了してしまうものである。
【００１５】この２点の不都合を簡単に回避する１つの
方法としては図９のタイムチャートの斜線部分のような
２サイクル分の未処理ステージをＥＸ命令実行前に挿入
すればよい。しかし、本発明ではさらによい方法を実行
することができる。即ち、図１０のタイムチャートに示
すように、ＥＸ命令の前の命令をアドレスの生成・生成
したアドレスへのアクセスのみを行う命令（ＡＧ命令）
に置換えれば上記２点の不都合が回避でき、かつ図９の
方法より１サイクル分処理時間を短縮できることにな
る。
方法としては図９のタイムチャートの斜線部分のような
２サイクル分の未処理ステージをＥＸ命令実行前に挿入
すればよい。しかし、本発明ではさらによい方法を実行
することができる。即ち、図１０のタイムチャートに示
すように、ＥＸ命令の前の命令をアドレスの生成・生成
したアドレスへのアクセスのみを行う命令（ＡＧ命令）
に置換えれば上記２点の不都合が回避でき、かつ図９の
方法より１サイクル分処理時間を短縮できることにな
る。
【００１６】次にノーマルパイプラインモードからショ
ートパイプラインモードに移行する場合について説明す
る。
ートパイプラインモードに移行する場合について説明す
る。
【００１７】ノーマルパイプラインモードで命令のパイ
プライン処理を行っている状態のとき図１１のｆ２ステ
ージでフェッチされた命令がショートパイプラインモー
ドを指定しているとすれば、ｆ２以後の命令がＡＧ命令
である場合は、ｅステージとｗステージを行わず、ＥＸ
命令である場合はａステージとｏステージを行わない。
プライン処理を行っている状態のとき図１１のｆ２ステ
ージでフェッチされた命令がショートパイプラインモー
ドを指定しているとすれば、ｆ２以後の命令がＡＧ命令
である場合は、ｅステージとｗステージを行わず、ＥＸ
命令である場合はａステージとｏステージを行わない。
【００１８】但し、とで挙げた２点の不都合を回避
するため、図１１のｆ３の命令のように、ショートパイ
プラインモードを指定する命令（ｆ２）の直後の命令は
必らずＡＧ命令でなければならないということが制限事
項となる。
するため、図１１のｆ３の命令のように、ショートパイ
プラインモードを指定する命令（ｆ２）の直後の命令は
必らずＡＧ命令でなければならないということが制限事
項となる。
【００１９】次にショートパイプラインモードからノー
マルパイルパインモードに移行する場合について説明す
る。
マルパイルパインモードに移行する場合について説明す
る。
【００２０】ショートパイプラインモードで命令のパイ
プライン処理を行っている状態のとき図１２のｆ２ステ
ージでフェッチされた命令がノーマルパイプラインモー
ドを指定しているとすれば、ｆ２以後の命令がどのよう
な種類の命令であっても処理ステージの省略は行わな
い。
プライン処理を行っている状態のとき図１２のｆ２ステ
ージでフェッチされた命令がノーマルパイプラインモー
ドを指定しているとすれば、ｆ２以後の命令がどのよう
な種類の命令であっても処理ステージの省略は行わな
い。
【００２１】
【発明の効果】以上説明したように、本発明は、命令の
フェッチを行う命令フェッチ回路と、この命令フェッチ
回路のフェッチした命令を解読する命令解読回路と、こ
の命令解読回路の解読した命令の指示に従いアドレスを
生成するアドレス生成回路と、このアドレス生成回路の
生成したアドレスへのアクセスを行うアクセス回路と、
任意の命令を受け実行する命令実行回路と、この命令実
行回路が実行した命令の実行結果を格納する命令実行格
納回路と、前述の各回路を制御する制御回路とを備え、
命令解読回路の解読した命令の指示がアドレスの生成と
この生成したアドレスへのアクセスおよび命令の実行と
実行結果の格納とを含むものであれば命令の処理はアド
レスを生成し、生成したアドレスにアクセスし、命令を
実行し、実行結果を格納する順で行い、命令解読回路の
解読した命令の指示がアドレスの生成とこの生成したア
ドレスへのアクセスのみを行うものであれば、命令の処
理はアドレスを生成し、生成したアドレスにアクセスし
て終了する順で行い、命令解読回路の解読した命令の指
示が命令の実行と実行結果の格納とを行うものである場
合には命令の実行と実行結果の格納の順に行うことによ
り、処理の対象となる命令の実行上では不要な処理ステ
ージの実行を行わず、全命令実行時間を短縮することで
処理能力を向上させることが可能となるという効果が有
る。
フェッチを行う命令フェッチ回路と、この命令フェッチ
回路のフェッチした命令を解読する命令解読回路と、こ
の命令解読回路の解読した命令の指示に従いアドレスを
生成するアドレス生成回路と、このアドレス生成回路の
生成したアドレスへのアクセスを行うアクセス回路と、
任意の命令を受け実行する命令実行回路と、この命令実
行回路が実行した命令の実行結果を格納する命令実行格
納回路と、前述の各回路を制御する制御回路とを備え、
命令解読回路の解読した命令の指示がアドレスの生成と
この生成したアドレスへのアクセスおよび命令の実行と
実行結果の格納とを含むものであれば命令の処理はアド
レスを生成し、生成したアドレスにアクセスし、命令を
実行し、実行結果を格納する順で行い、命令解読回路の
解読した命令の指示がアドレスの生成とこの生成したア
ドレスへのアクセスのみを行うものであれば、命令の処
理はアドレスを生成し、生成したアドレスにアクセスし
て終了する順で行い、命令解読回路の解読した命令の指
示が命令の実行と実行結果の格納とを行うものである場
合には命令の実行と実行結果の格納の順に行うことによ
り、処理の対象となる命令の実行上では不要な処理ステ
ージの実行を行わず、全命令実行時間を短縮することで
処理能力を向上させることが可能となるという効果が有
る。
【図１】本発明の一実施例のブロック図である。
【図２】従来のパイプライン処理方式のタイムチャート
である。
である。
【図３】本発明のＡＧ命令を処理する場合のタイムチャ
ートである。
ートである。
【図４】本発明のＥＸ命令を処理する場合のタイムチャ
ートである。
ートである。
【図５】命令の実行結果によって条件分岐を行う命令処
理を示す流れ図である。
理を示す流れ図である。
【図６】図５の命令の実行結果によって条件分岐を行う
命令処理を実行した場合の従来のパイプライン処理方式
のタイムチャートである。
命令処理を実行した場合の従来のパイプライン処理方式
のタイムチャートである。
【図７】図５の命令の実行結果によって条件分岐を行う
命令処理を実行した場合の本発明のパイプライン処理方
式のタイムチャートである。
命令処理を実行した場合の本発明のパイプライン処理方
式のタイムチャートである。
【図８】通常の処理の後にＥＸ命令を連続で処理する場
合の不都合を説明するためのタイムチャートである。
合の不都合を説明するためのタイムチャートである。
【図９】通常の処理の後にＥＸ命令を連続で処理する場
合の不都合を回避する１つの方法を説明するためのタイ
ムチャートである。
合の不都合を回避する１つの方法を説明するためのタイ
ムチャートである。
【図１０】通常の処理をＡＧ命令に置換えて不都合を回
避する方法を説明するためのタイムチャートである。
避する方法を説明するためのタイムチャートである。
【図１１】ノーマルパイプラインモードからショートパ
イプラインモードに移行する場合のタイムチャートであ
る。
イプラインモードに移行する場合のタイムチャートであ
る。
【図１２】ショートパイプラインモードからノーマルパ
イプラインモードに移行する場合のタイムチャートであ
る。
イプラインモードに移行する場合のタイムチャートであ
る。
１ 命令フェッチ回路 ２ 命令解読回路 ３ アドレス生成回路 ４ アクセス回路 ５ 命令実行回路 ６ 命令実行格納回路 ７ 制御回路
Claims (1)
- 【請求項１】 命令のフェッチを行う命令フェッチ回路
と、前記命令フェッチ回路のフェッチした命令を解読す
る命令解読回路と、前記命令解読回路の解読した命令の
指示に従いアドレスを生成するアドレス生成回路と、前
記アドレス生成回路の生成したアドレスへのアクセスを
行うアクセス回路と、任意の命令を受け実行する命令実
行回路と、前記命令実行回路が実行した命令の実行結果
を格納する命令実行格納回路と、前記各回路を制御する
制御回路とを備え、前記命令解読回路の解読した命令の
指示がアドレスの生成とこの生成したアドレスへのアク
セスおよび命令の実行と実行結果の格納とを含むもので
あれば命令の処理はアドレスを生成し、生成したアドレ
スにアクセスし、命令を実行し、実行結果を格納する順
で行い、前記命令解読回路の解読した命令の指示がアド
レスの生成とこの生成したアドレスへのアクセスのみを
行うものであれば、命令の処理はアドレスを生成し、生
成したアドレスにアクセスして終了する順で行い、前記
命令解読回路の解読した命令の指示が命令の実行と実行
結果の格納とを行うものである場合には命令の実行と実
行結果の格納の順に行うことを特徴とするパイプライン
処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14118192A JPH05334081A (ja) | 1992-06-02 | 1992-06-02 | パイプライン処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14118192A JPH05334081A (ja) | 1992-06-02 | 1992-06-02 | パイプライン処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334081A true JPH05334081A (ja) | 1993-12-17 |
Family
ID=15286037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14118192A Withdrawn JPH05334081A (ja) | 1992-06-02 | 1992-06-02 | パイプライン処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334081A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538398A (ja) * | 2007-09-06 | 2010-12-09 | クゥアルコム・インコーポレイテッド | マルチステージデータ処理パイプラインにおける命令実行システム及び方法 |
-
1992
- 1992-06-02 JP JP14118192A patent/JPH05334081A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538398A (ja) * | 2007-09-06 | 2010-12-09 | クゥアルコム・インコーポレイテッド | マルチステージデータ処理パイプラインにおける命令実行システム及び方法 |
| US8868888B2 (en) | 2007-09-06 | 2014-10-21 | Qualcomm Incorporated | System and method of executing instructions in a multi-stage data processing pipeline |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |