JP5813484B2 - Vliwプロセッサと命令構造と命令実行方法 - Google Patents
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Description
res=(val>c && (val>b || val==b && (sc==0 || sc==2)))?1:0; (1)
は即値を示す。また、「&&」、「||」は、「論理積」と「論理和」を夫々示す。また、各等号と不等号は、比較処理を示す。また、式(1)の右辺において、「?」前の部分をXとすれば、式(1)は、Xが真であれば、resの値を1とし、Xが偽であれば、resの値を0とする処理を示す。
res=((d01==0)&&(d11!=0))&&(((d02!=0)&&(d12==0))||((d00!=0)&&(d10==0))) (2)
例えば、特許文献1には、プレディケイトレジスタを用いることにより条件分岐を取り除く手法が開示されている。
レジスタは、第3の演算器からの実行結果を新たに保持し、出力する。
パターンAは、VLIW命令に第1の比較命令COMPARE1と第2の比較命令COMPARE2が共にあると共に、全ての合成指定(CMB1、CMB2、CMB3)が、「論理積」と「論理和」のいずれかを示すパターンである。パターンAは、パターンA(1)〜パターンA(4)の4つが含まれる。
パターンBは、VLIW命令に第1の比較命令COMPARE1と第2の比較命令COMPARE2が共にあり、第1の合成指定CMB1と第2の合成指定CMB2のいずれか一方が空であり、第3の合成指定CMB3が「論理積」と「論理和」のいずれかを示すパターンである。パターンBは、パターンB(1)〜パターンB(4)の4つが含まれる。
パターンCは、VLIW命令に第1の比較命令COMPARE1と第2の比較命令COMPARE2が共にあり、第1の合成指定CMB1と第2の合成指定CMB2のいずれも空であり、第3の合成指定CMB3が「論理積」と「論理和」のいずれかを示すパターンである。パターンCは、パターンC(1)〜パターンC(2)の4つが含まれる。
上述したパターンA〜Cのいずれの場合においても、VLIW命令に2つの比較命令が含まれる。本パターンDは、1つの比較命令(第1の比較命令COMPARE1)のみを含むVLIW命令の場合である。パターンDは、パターンD(1)〜パターンD(3)の3つが含まれる。
50 レジスタ
100 VLIWプロセッサ
110 制御部
122 第1の比較演算器
124 第2の比較演算器
130 第1の演算器
132 ANDゲート
134 ORゲート
136 セレクタ
140 第2の演算器
142 ANDゲート
144 ORゲート
146 セレクタ
150 第3の演算器
152 ANDゲート
154 ORゲート
156 セレクタ
160 プレディケイトレジスタ
ctr1 第1の制御信号
ctr2 第2の制御信号
ctr3 第3の制御信号
COMPARE1 第1の比較命令
E2 第2の比較命令
CMB1 第1の合成指定
CMB2 第2の合成指定
CMB3 第3の合成指定
CMP1 第1の比較結果
CMP2 第2の比較結果
CR1 第1の演算結果
CR2 第2の演算結果
PR 前回の実行結果
PR+ 今回の実行結果
V1 第1の比較演算信号
V11 第1の入力信号
V12 第2の入力信号
V2 第2の比較演算信号
V21 第3の入力信号
V22 第4の入力信号
Claims (11)
- VLIW(Very Long Instruction Word)プロセッサであって、
第1の比較演算器と、第2の比較演算器と、第1の演算器と、第2の演算器と、第3の演算器と、レジスタとを備え、
前記第1の比較演算器は、第1の比較演算信号と第1の入力信号と第2の入力信号とが入力され、該第1の入力信号と該第2の入力信号に対して前記第1の比較演算信号が示す比較を行い、該比較の結果を出力し、
前記第2の比較演算器は、第2の比較演算信号と第3の入力信号と第4の入力信号とが入力され、該第3の入力信号と該第4の入力信号に対して前記第2の比較演算信号が示す比較を行い、該比較の結果を出力し、
前記第1の演算器は、第1の制御信号と、前記第1の比較演算器による比較の結果と、前記レジスタが既に保持している値とが入力され、前記第1の制御信号に応じて、前記第1の比較演算器による比較の結果と、該比較の結果と前記レジスタの値の論理積と、該比較の結果と前記レジスタの値の論理和とのいずれか1つを第1の演算結果として出力し、
前記第2の演算器は、第2の制御信号と、前記第2の比較演算器による比較の結果と、前記レジスタが既に保持している値とが入力され、前記第2の制御信号に応じて、前記第2の比較演算器による比較の結果と、該比較の結果と前記レジスタの値の論理積と、該比較の結果と前記レジスタの値の論理和とのいずれか1つを第2の演算結果として出力し、
前記第3の演算器は、第3の制御信号と、前記第1の演算結果と、前記第2の演算結果とが入力され、前記第3の制御信号に応じて、前記第1の演算結果と、前記第1の演算結果と前記第2の演算結果の論理積と、前記第1の演算結果と前記第2の演算結果の論理和とのいずれか1つを実行結果として前記レジスタに出力し、
前記レジスタは、前記第3の演算器からの前記実行結果を新たに保持し、出力することを特徴とするVLIWプロセッサ。 - 第1の比較命令と、前記第1の比較命令に対応し、「合成しない」、「論理積」、「論理和」のいずれかを示す第1の合成指定と、第2の比較命令と、前記第2の比較命令に対応し、「合成しない」、「論理積」、「論理和」のいずれかを示す第2の合成指定と、「合成しない」、「論理積」、「論理和」のいずれかを示す第3の合成指定とを含む1つのVLIW命令の実行を制御する制御部であって、
前記第1の比較命令に含まれる比較演算子と2つの入力オペランドを夫々示す信号を、前記第1の比較演算信号と前記第1の入力信号と前記第2の入力信号として前記第1の比較演算器に入力し、
前記第2の比較命令に含まれる比較演算子と2つの入力オペランドを夫々示す信号を、前記第2の比較演算信号と前記第3の入力信号と前記第4の入力信号として前記第2の比較演算器に入力し、
前記第1の合成指定に応じた前記第1の制御信号と、前記第2の合成指定に応じた前記第2の制御信号とを、前記第1の演算器と、前記第2の演算器とに夫々入力し、
前記第2の比較命令が空でないときに、前記第3の合成指定に応じた前記第3の制御信号を、前記第3の演算器に入力する制御部をさらに備えることを特徴とする請求項1に記載のVLIWプロセッサ。 - 前記制御部は、
前記第2の比較命令が空であるときと、前記第3の合成指定が空であるときのいずれか一方に該当する場合に、
前記第1の比較命令に応じた前記第1の比較演算信号と前記第1の入力信号と前記第2の入力信号を前記第1の比較演算器に入力し、
前記第1の演算結果を前記実行結果として出力することを示す前記第3の制御信号を前記第3の演算器に入力することを特徴とする請求項2に記載のVLIWプロセッサ。 - 前記第1の演算器は、
前記第1の比較演算器による比較の結果と前記レジスタが既に保持している値が入力される第1のANDゲートと第1のORゲートと、
前記第1の制御信号と、前記第1の比較演算器による比較の結果と、前記第1のANDゲートの出力と、前記第1のORゲートの出力とが入力される第1のセレクタとを有し、
前記第1のセレクタは、前記第1の制御信号に応じて、3つの入力のうちの1つを前記第1の演算結果に選択して出力することを特徴とする請求項1から3のいずれか1項に記載のVLIWプロセッサ。 - 前記第2の演算器は、
前記第2の比較演算器による比較の結果と前記レジスタが既に保持している値が入力される第2のANDゲートと第2のORゲートと、
前記第2の制御信号と、前記第2の比較演算器による比較の結果と、前記第2のANDゲートの出力と、前記第2のORゲートの出力とが入力される第2のセレクタとを有し、
前記第2のセレクタは、前記第2の制御信号に応じて、3つの入力のうちの1つを前記第2の演算結果に選択して出力することを特徴とする請求項1から4のいずれか1項に記載のVLIWプロセッサ。 - 前記第3の演算器は、
前記第1の演算結果と前記第2の演算結果が入力される第3のANDゲートと第3のORゲートと、
前記第3の制御信号と、前記第1の演算結果と、前記第3のANDゲートの出力と、前記第3のORゲートの出力とが入力される第3のセレクタとを有し、
前記第3のセレクタは、前記第3の制御信号に応じて、3つの入力のうちの1つを前記実行結果に選択して出力することを特徴とする請求項1から5のいずれか1項に記載のVLIWプロセッサ。 - 前記レジスタは、プレディケイトレジスタであることを特徴とする請求項1から6のいずれか1項に記載のVLIWプロセッサ。
- 1つ前のVLIW命令の実行結果を保持するためのレジスタを備えるVLIWプロセッサにより実行されるVLIW命令であって、
第1の比較命令を格納する第1の比較命令フィールドと、
第1の合成指定を格納する第1の合成指定フィールドと、
第2の比較命令を格納する第2の比較命令フィールドと、
第2の合成指定を格納する第2の合成指定フィールドと、
第3の合成指定を格納する第3の合成指定フィールドとを含み、
前記第1の合成指定は、前記VLIWプロセッサが前記第1の比較命令を実行することによる比較の結果と、前記比較の結果と前記レジスタに既に保持している値の論理積と、前記比較の結果と前記レジスタに既に保持している値の論理和とのいずれを、前記VLIWプロセッサが第1の演算結果とするかを示すものであり、
前記第2の合成指定は、前記VLIWプロセッサが前記第2の比較命令を実行することによる比較の結果と、前記比較の結果と前記レジスタに既に保持している値の論理積と、前記比較の結果と前記レジスタに既に保持している値の論理和とのいずれを、前記VLIWプロセッサが第2の演算結果とするかを示すものであり、
前記第2の比較命令フィールドが空でないときに、前記第3の合成指定は、前記第1の演算結果と、前記第1の演算結果と前記第2の演算結果の論理積と、前記第1の演算結果と前記第2の演算結果の論理和とのいずれを、前記VLIWプロセッサが今回のVLIW命令の実行結果とするかを示すものであることを特徴とするVLIW命令。 - 前記第2の比較命令フィールドと、前記第3の合成指定フィールドとのいずれか一方が空であることは、前記第1の演算結果を、前記VLIWプロセッサが今回のVLIW命令の実行結果とすることを示すことを特徴とする請求項8に記載のVLIW命令。
- 第1の比較命令と、第2の比較命令と、「合成しない」、「論理積」、「論理和」のいずれか1つを示す第1と第2の合成指定と、「合成しない」、「論理積」、「論理和」のいずれか1つを示す第3の合成指定とを含むVLIW命令が入力され、レジスタを備えるVLIWプロセッサにおけるVLIW命令の実行方法であって、
前記第1の合成指定が「合成しない」を示す場合には、前記第1の比較命令が示す比較の結果を第1の演算結果として出力し、他の場合には、前記第1の合成指定が示す論理演算を、前記第1の比較命令が示す比較の結果と前記レジスタが既に保持している値とに対して行って得た値を前記第1の演算結果として出力し、
前記第2の合成指定が「合成しない」を示す場合には、前記第2の比較命令が示す比較の結果を第2の演算結果として出力し、他の場合には、前記第2の合成指定が示す論理演算を、前記第2の比較命令が示す比較の結果と前記レジスタが既に保持している値とに対して行って得た値を前記第2の演算結果として出力し、
前記第2の比較命令が空でないときであって、前記第3の合成指定が「合成しない」を示す場合には、前記第1の演算結果を今回のVLIW命令の実行結果として前記レジスタに出力し、前記第2の比較命令が空でないときであって、前記第3の合成指定が「論理積」または「論理和」を示す場合には、前記第3の合成指定が示す論理演算を、前記第1の演算結果と前記第2の演算結果に対して行って得た値を今回のVLIW命令の実行結果として前記レジスタに出力し、
前記レジスタにより前記実行結果を新たに保持し、出力することを特徴とする実行方法。 - 前記第2の比較命令と、前記第3の合成指定とのいずれか一方が空であるときに、前記第1の演算結果を今回のVLIW命令の実行結果として前記レジスタに出力することを特徴とする請求項10に記載の実行方法。
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