JPH01214931A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はパイプラインの乱れを少なくする分岐命令処
理機構により、多段パイプライン処理機構を効率的に動
作させ、高い処理能力を実現したデータ装置に関するも
のである。

〔従来の技術〕

第５図に従来のデータ処理装置で行われていたパイプラ
イン処理Ｒ構の例を示す、ａυは命令フェッチステージ
（ＩＦステージ）、０乃は命令デコードステージ〔Ｄス
テージ）、圓はオペランドアドレス計算ステージ（Ａス
テージ）、０４）はオペランドフェッチステージ（Ｆス
テージ、αωは命令実行ステージ（Ｅステージ）である
。

１Ｆステージａυはメモリから命令コードをフェッチし
てＤステージ０乃に出力する。Ｄステージ■はＩＦステ
ージａυから入力される命令コードをデコードして、デ
コード結果をＡステージＱ３１に出力する。Ａステージ
θ乃は命令コード中で指定されたオペランドの実効アド
レスの計算を行い、計算したオペランドアドレスをＦス
テージα荀に出力する。

Ｆステージ０４１はＡステージα蜀から入力されたオペ
ランドアドレスに従い、メモリよりオペランドをフェッ
チする。フェッチしたオペランドはＥステージθりに出
力する。Ｅステージａ！９はＦステージ００から入力さ
れたオペランドに対して命令コード中で指定された演算
を実行する。さらに必要ならその演算結果をメモリにス
トアする。

上記のパイプライン処理機構により、各命令で指定され
る処理は５つに分解され、５つの処理を順番に実行する
ことにより、指定された処理を完了する。各々５つの処
理は異なる命令に対しては並列動作させることが可能で
あり、理想的には上記の５段のパイプライン処理機構に
より５つの命令を同時に処理し、パイプライン処理を行
わない場合にくらべ、最大で５倍の処理能力もつデータ
処理装置を得ることができる。

〔発明が解決しようとする課題〕

パイプライン処理技術は上記のようにデータ処理’Ａ　
Ｍの処理能力を大幅に向上させる可能性をもつものであ
り、高速なデータ処理装置で広く用いられている。

しかし、パイプライン処理にもいくつかの欠点があり、
いつも理想的な状態で命令が処理されるわけではない、
パイプライン処理で問題となるものの１つは命令のシー
ケンスを乱す分岐命令の実行である。

第５図に示すパイプライン処理機構をもち、分岐命令を
ＥステージＱ９で処理してから分岐先命令をＩＦステー
ジ００が処理する従来のデータ処理装置では、分岐命令
の実行により、パイプラインが大幅に乱れる。従来のデ
ータ処理装置で分岐命令が実行された場合に、パイプラ
イン中を流れる命令の様子を第６図に示す、第６図では
命令３及び命令１２が分岐命令である。命令３が実行さ
れるとすでにパイプライン処理中の命令４、命令５、命
令６、命令７はキャンセルされ、新たに命令１１がＩＦ
ステージα０から処理される。命令３がＥステージ０ω
で実行されてから命令１１がＥステージＱ９で実行され
るまでには４命令処理分の時間が無駄になる。命令１２
についても同様に４命令処理分の時間が無駄になる。こ
の無駄時間は分岐命令の実行後に処理すべき命令のフェ
ッチが分岐命令に対する全パイプライン処理が終了した
後に行われるためであり、パイプライン処理の段数が多
いほどこの無駄時間も長くなる。

パイプライン処理を行うデータ処理装置では分岐命令の
処理が処理能力向上の１つの大きなキーポイントである
ことは従来より指摘されおり、様々な工夫がすでに行わ
れている０分岐命令の処理に対する工夫は例えばＪ、に
、Ｆ、Ｌｅｅ、Ａ、Ｊ。

Ｓｍ１Ｌｈ＋　ｒＢｒａｎｃｈ　Ｐｒｅｄｉｃｔｉｏｎ
　Ｓｔｒａｔｅｇｉｅｓ　ａｎｄ　Ｂｒａｎｃｈ　Ｔａ
ｒｇｅｔ　Ｂｕｆｆｅｒ　ＤｅｓｉｇｎＪ　、　Ｉ［［
！Ｅ　Ｃｏｍｐｕｔｅｒ、Ｖ。

１、１？＋　Ｎｏ、　１．　Ｊａｎｕａｒｙ＋　１９８
４．で紹介されている。

しかし、いずれの工夫も実現に多大のハードウェアを必
要としたり、一部の分岐命令のみにしか効果がないなど
、まだまだ欠点を多く残すものであった。

〔課題を解決するための手段〕

本発明のデータ処理装置では上記の欠点を解決・するた
め、条件分岐命令は履歴に依存して、その他の命令は命
令コードに依存して分岐を予測することが可能な命令デ
コード機構と、分岐先アドレスを計算することが可能な
プログラムカ６ンタ値計算機構と、分岐命令の命令長と
分岐命令のプログラムカウンタ値を加算することが可能
なオペランドアドレス計算機構とをもつ。

〔作用〕

本発明のデータ処理装置では上記の、条件分岐命令は履
歴に依存して、その他の命令は命令コードに依存して分
岐を予測することが可能な命令デコードｉ　構と、分岐
先アドレスを計算することが可能なプログラムカウンタ
値計算機構と、分岐命令の命令長と分岐命令のプログラ
ムカウンタ値を加算することが可能なオペランドアドレ
ス計算機構とにより、無条件分岐命令、条件分岐命令、
サブルーチン分岐命令、ループ制御命令に対して命令デ
コード段階で分岐処理を行い、パイプライン処理の乱れ
を少なくする。

〔発明の実施例〕

（１）本発明のデータ処理装置の命令フォーマット本発
明のデータ処理装置の命令は１６ビツｌ−４１位で可変
長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとするため、特に工夫された命令フォーマット体系
をもつ０例えば、２オペランド命令に対して、基本的に
４バイト＋拡張部の構成をもち、すべてのアドレッシン
グモードが利用できる一般形フオーマントと頻度の高い
命令とアドレッシングモードのみを使用できる短縮形フ
ォーマットの２つのフォーマットがある。

第８図から第１７図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は次の通りであ
る。

一：オペコードの入る部分 ＃：リテラル、または即値の入る部分 Ｅａ：８ピントの一般形のアトレンジングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアトレンジングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第８図に示すように右側がＬＳＢ側で
、かつ高いアドレスになっている。アドレスＮとアドレ
スＮ　＋、１の２バイトを見ないと命゛　令フォーマッ
トが判別できないようになっているが、これは、命令が
必ず１６ビント（２バイト）単位でフェッチ、デコード
されることを前提としたためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は、必
ずそのＨａまたはｓｈの基本部を含むハーフワードの直
後に置かれる。これは、命令により暗黙に指定される即
値データや、命令の拡張部に優先する。したがって、４
バイト以上の命令では、Ｅａの拡張部によって命令のオ
ペコードが分断される場合がある。

また、後でも述べるように、多段間接モードによって、
Ｅａの拡張部にさらに拡張部が付（場合にも、次の命令
オペコードよりもそちらの方が優先される０例えば、第
一ハーフワードにＥａｌを含み、第二ハーフワードにＥ
ａ２を含み、第三ハーフワードまである６バイト命令の
場合を考える。［ｉａｌに多段間接モードを使用したた
め、普通の拡張部のほかに多段間接モードの拡張部もつ
くものとする３この時、実際の命令ビットパターンは、
命令の第一ハーフワード（Ｅａ　１の基本部を含む）、
［Ｅａｌの拡張部、ＩＥａｌの多段間接モード拡張部、
命令の第二ハーフワード（［ａ２の基本部を含む）、Ｅ
ａ２の拡張部、命令の第三ハーフワード、の順となる。

（１，１）短縮形２オペランド命令 第９図から第１２図に示す、２オペランド命令の短縮形
フォーマットである。

第９図はメモリーレジスタ間演算命令のフォーマントで
ある。このフォーマントにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールド、Ｒｈはデスティネーションオペランドのレ
ジスタの指定フィールド、Ｉ？Ｉ？はｓｈのオペランド
サイズの指定をあられす、レジスタ上に置かれたデステ
ィネーションオペランドのサイズは、３２ビツトに固定
されている。レジスタ側とメモリ側のサイズが異なり、
ソース側のサイズが小さい場合に符号拡張が行なわれる
。

Ｓ−ｆｏｒｍａｔではｓｈはデスティネーションオペラ
ンドのＪｍｍラフイールドＲｈはソースオペランドのレ
ジスタ指定フィールド、ＲＲはｓｈのオペランドサイズ
の指定をあられす、レジスタ上に置かれたソースオペラ
ンドのサイズは、３２ビツトに固定されている。レジス
タ側とメモリ側のサイズが異なり、ソース側のサイズが
大場合にあふれた部分の切捨てとオーバーフローチャッ
クが行なわれる。

第１０図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ−ｆｏｒｍａｔ）である、　Ｒｎはデスティネー
シジンレジスタの指定フィールドＲｍはソースレジスフ
の指定フィールドである。オペランドサイズは３２ビツ
トのみである。

第１１図はリテラル−メモリ間演算命令のフォーマント
（０−ｆｏｒｍａｔ）である０Ｍハはディスティネーシ
ョンオペランドサイズの指定フィールド、＃はリテラル
によるソースオペランドの指定フィルド、ｓｈはデステ
ィネーションオペランドの指定フィルードである。

第１２図は即値−メモリ間演算命令のフォーマット（Ｉ
−ｆｏｒｍａｔ）である、　ＭＨはオペランドサイズの
指定フィールド（ソース、ディスティネーションで共通
）、Ｓｈはデスティネーションオペランドの指定フィー
ルドであるｅ　Ｔ−ｆｏｒｍａｔの即値のサイズは、デ
スティネーション側のオペランドのサイズと共通に８．
１６．３２ビ、トとなり、ゼロ拡張、符号拡張は行なわ
れない。

（１，２）−船形１オペランド命令 第１３図は１オペランド命令の一般形フオーマット（Ｇ
ｌ−ｆｏｒｍａｔ）である、　ＭＭはオペランドサイズ
の指定フィールドである。一部のＧｌ−ｆｏｒｍａｔ命
令では、Ｅａの拡張部以外にも拡張部がある。また、Ｍ
Ｍを使用しない命令もある。

（１，３）−船形２オペランド命令 第１４図から第１６図は２オペランド命令の一般形フオ
ーマットである。このフォーマットに含まれるのは、８
ピントで指定する一船形アドレンシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第１４図は第一オペランドがメモリ読みだしを必要とす
る命令のフォーマント（Ｇ−ｆｏｒｍａｔ）である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、ＭＭはデスティネーションオペランドサイズの指定
フィールド、ＥａＲはソースオペランド指定フィールド
、ＲＲはソースオペランドサイズの指定フィルドである
。一部のＧ−ｆｏｒｅａｔ命令では、ＥａＨやＣａＲの
拡張部以外にも拡張部がある。

第１５図は第一オペランドが８ビフト即値の命令フォー
マット（Ｅ−ｆｏｒｍａ　ｔ）である、　ＥａＭはデス
ティネーションオペランドの指定フィールド、ＭＭはデ
スティネーションオペランドサイズの指定フィールド、
＃はソースオペランド値である。

Ｅ−ｆｏｒ＋ｍａｔとＩ−ｆｏｒｍａｔとは機能的には
偵たちのであるが、考え方の点では大きく違っている。

　Ｅ−ｆ。

ｒｍａ　ｔはあくまでも２オペランド−船形（Ｇ−ｆｏ
ｒｍａ　ｔ）の派生形であり、ソースオペランドのサイ
ズが８ビツト固定、ディスティネーションオペランドの
サイズが８／１　Ｇ／３２ビツトからｉ！沢となってい
る。つまり、異種サイズ間の演算を前堤とし、デスティ
ネーションオペランドのサイズに合わせて８ビツトのソ
ースオペランドがゼロ拡張または７１号拡張される。一
方、ＬｆｏｒｍａＬは、特に転送命令、比較命令で頻度
の多い即値のパターンを短縮形にしたものであり、ソー
スオペランドとディスティネーションオペランドのサイ
ズは等しい。

第１６図は第一オペランドがアドレス計算のみの命令の
フォーマット（Ｇ＾−ｆｏｒｍａｔ）である。Ｅａ！Ｌ
４はデスティネーションオペランドの指定フィールド、
ｉはデスティネーションオペランドサイズの指定フィー
ルド、［！ａＡはソースオペランドの指定フィールドで
ある。ソースオペランドとしては実行アドレスの計算結
果自体が使用される。

第１７図はシッートブランチ命令のフォーマントである
。　ＣＣＣｅは分岐条件指定フィールド、ｄｉｓｐ：８
はジャンプ先との変位指定フィールド、本発明のデータ
処理装置では８ビツトで変位を指定する場合には、ビッ
トパターンでの指定値を２倍して変位値とする。

（１，４）アトレンジングモード 本発明のデータ処理装置のアドレッシングモード指定方
法には、レジスタを含めて６ビツトで指定する短縮形と
、８ビツトで指定する一般形がある。

未定義のアドレッシングモードを指定した場合や、意味
的に考えて明らかにおかしなアドレッシングモードの組
み合わせを指定した場合には、未定義命令を実行した場
°合と同じく予約命令例外を発生し、例外処理を起動す
る。

これに！亥当するのは、デスティネーシヨンが即値モー
ドの場合、アドレス計算を伴うべきアドレッシングモー
ド指定フィールドで即値モードを使用した場合などであ
る。

第１８図から第２８図に示すフォーマントの図中で使わ
れる記号つぎの通りである。

Ｒｎ　　　　レジスフ指定 （Ｓｈ）　　　６ヒツトの短縮形アドレッシングモーで
の指定方法 （ＩＥａ）　　　８ピントの一般形アドレッシングモー
ドでの指定方法 フォーマントの図で点線で囲まれた部分は、拡張部を示
す。

（１，４，１）ｉ本アドレッシングモード本発明のデー
タ処理装置は様々なアドレッシングモードをサポートす
る。そのうち、本発明のデータ処理装置でサポートする
基本アドレッシングモードには、レジスタ直接モード、
レジスタ間接モード、レジスタ相対間接続モード、即値
モード、絶対モード、ＰＣ相対間接モード、スタックポ
ツプモード、スタックブツシュモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマットは第１８図に示すａ　Ｒｎ
は汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。フォーマントは第
１９図に示す、　Ｒｎは汎用レジスタの番号を示す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトか３２ビツトかにより、２種類ある。

それぞれ、レジスタの内容に１６ビツトまたは３２ビツ
トのディスプレースメント値を加えた値をアドレスとす
るメモリの内容をオペランドとする。

フォーマントは第２０図に示す、　Ｒｎは汎用レジスタ
の番号を示す。ｄｉｓｐ：１６とｄｉｓｐ；３２は、そ
れぞれ、１６ビツトのディスプレースメント値、３２ビ
ツトのディスプレースメント値を示す、ディスプレース
メント値は符号付きとして扱う。

即値モードは、命令コード中で指定されるビンドパクン
をそのまま２進数と見なしてオペランドする。フォーマ
ントは第２１図に示す。ｉｍａ−ｄｌｌｔａは即値を示
す、　ｉｍｍ−ｄａｔａのサイズは、オペランドサイズ
として命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ピントで示されるかにより２種類ある。

それぞれ、命令コード中で指定される１６ビントまたは
３２ビツトのビンドパクンをアドレスとしたメモリの内
容をオペランドとする。フォーマットは第２２図に示す
、　ａｂｓ：１６とａｂｓ：３２は、それぞれ１６ビソ
ト、３２ビツトのアドレス値を示す。

ａｂｓ：１６でアドレスが示されるときは指定されたア
ドレス値を３２ビツトに符号拡張する。

Ｔｉｃ相対間接モードは、ディスプレースメント値が１
６ビツトか３２ビツトかにより、２種類ある。

それぞれ、プログラムカウンタの内容に１６ビツトまた
は３２ビツトのディスプレースメント値を加えた値をア
ドレスとするメモリの内容をオペランドとする。フォー
マントは第２３図に示す。

ｄｉｓｐ：１６とｄｉｓｐ：３２は、それぞれ、１６ビ
ツトのディスブレースメントＷ、３２ピントのデイスフ
。

レースメント値を示す、ディスプレースメント値は符号
付きとして扱う、ＰＣ相対間接モードにおいて参照され
るプログラムカウンタの値は、そのオペランドを含む命
令の先頭アドレスである。多段間接アドレッシングモー
ドにおいてプログラムカウンタの値が参照される場合に
も、同じように命令先頭のアドレスをｐｃ相対の基準値
として使用する。

スタックポンプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする０例えば、３２ビツトデータを扱う時
には、オペランドサクセス後にＳＰが＋４だけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれＳＰが＋１．＋
２だけ更新される。フォーマットは第２４図に示す、オ
ペランドに対してスタックポツプモードが意味を持たな
いものに対しては、予約命令外を発生する。具体的に予
約命令外となるのは、ｗｒｉｔｅオペランド、ｒｅａｄ
−ｍｏｄｉｆｙ−ｗｒｉ　ｔｅオペランドに対するスタ
ックポンプモード指定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる０例
えば、３２ビツトデータを扱う時には、オペランドアク
セス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズの
オペランドに対するスタックブツシュモードの指定も可
能であり、それぞれＳＰが−１，−２だけ更新される。

フォーマットは第２５図に示す。オペランドに対してス
タックブツシュモードが意味を持たないものに対しては
、予約命令外を発生する。具体的に予約命令外となるの
は、ｒｅａｄオペランド、ｒｅａｄ−ｍｏｄｉｒｙ−ｗ
ｒｉＬｅオペランドに対するスタックブツシュモード指
定である。

（１，４，２）多段間接アドレッシングモード複雑なア
ドレッシングも、基本的には加算と間接弁１（の組み合
わせに分解することができる。したがって、加算と間接
参照のオペレーションをアドレッシングのプリミティブ
として与えておき、それを任意に組み合わせることがで
きれば、どんな複雑なアドレッシングモードをも実現す
ることができる０本発明のデータ処理装置の多段間接ア
ドレッシングモードはこのような考え方にたったアドレ
ッシングモードである。複雑なアドレッシングモードは
、モジュール間のデータ参照やＡＩ言語の処理系に特に
有用である。

多段間接アドレッシングモードを指定するとき、基本ア
トレンジングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣベース多段間接モード、絶対ベ
ース多段間接モードの３種類の指定方法のうちいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタの値を、拡張
する多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマントは第２６図に示す、
　Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
、拡張する多段間接アドレッシングのベース値とするア
ドレッシングモードである。フォーマ・７トは第２７図
に示す。

絶対ベース多段間接モードはゼロを、拡張する多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマットは第２８図に示す。

拡張する多段間接モード指定フィールドは、１６ビツト
を単位としており、これを任意回繰り返す。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスクのスケーリング（ＸＩ、×２
、×４、×８）と加算、メモリの間接弁１（り（、を行
なう、多段間接モードのフォーマットは第２９図で示す
、各フィールドは以下に示す意味をもつ。

Ｅ＝Ｏ：多段間接モード継続 ［・ｌニアドレス計算終了 ｔｍｐ−＝＞　ａｄｄｒｅｓｓ　ｏｆ　ｏｐｅｒａｎｄ
■・０：メモリ間接参照なし Ｌｍｐ　　　＋　　　ｄｉｓｐ　　　＋　　　Ｒｘ　　
　＊　　　５ｃａｌｅ　　　−＝＞ｔｍｐｌ・１：メモ
リ間接参照あり ｔｅｅｍ　　［ｔｓｐ　　＋　　ｄｉｓｐ　　＋　　Ｒ
ｘ　　＊　　Ｓｃａｌｅ）ｇｇ＞ｔｍｐＨ・１：＜ＲＸ
＞をインデクスとして使用Ｈ＝２：　　特殊なインデク
ス ＜ＲＸ＞・０　　インデクス値を加算しない（ＲｘＪ） ＜Ｒｘ＞＝１　　　プログラムカウンタをイデクス値と
して使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞−２〜　　ｒｅｓｅｒｖｅｄ Ｄ・０：　多段間接モード中の４ビツトのフィールドｄ
４の値を４倍してディスプレースメント値とし、これを
加算する。　ｄ４は符号付きとして汲い、オペランドの
サイズとは関係なく必ず４倍して使用する。

Ｄ−１：　　多段間接モードの拡張部で指定されたｄｉ
ｓｐｘ（１６／３２ビツト）をディスプレースメント値
とし、これを加算する。

拡張部のサイズはｄ４フィールドで指定する。

ｄ４＝ｏｏｏ１　　ｄｉｓｐｘは１６ビツトｄ４ＪＯ１
０ｄｉｓｐｘは３２ビット ｘＸ：　　インデクスのスケール（ｓｃａ　１ｅ−１／
２／４／８）プログラムカウンタに対して×２、×４、
×８のスケーリングを行なった場合には、その段の処理
終了後の中間値（ｔｍｐ）として、不定値が入る。

この多段間接モードによって得られる実効アドレスは予
測できない値となるが、例外は発生しない。

プログラムカウンタに対するスケーリングの指定は行な
ってはいけない。

多段間接モードによる命令フォーマントのバリエーショ
ンを第３０図、第３Ｉ図に示す、第３０図は多段間接モ
ードが継続するが終了するかのバリエーションを示す、
第３１図はディスプレースメントのサイズのバリエーシ
ョンを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段のｒ
ｍ接参照の頻度が非常に少ないとしても、コンパイラと
しては必ず正しいコードを発生できなければならないか
らである。このため、フォーマット上、任意の段数が可
能になっている。

（１，５）例外処理 本発明のデータ処理装置ではソフトウェア負荷の軽減の
ため、豊富な例外処理機能をもつ、本発明のデータ処理
装置では例外処理は、命令処理を再実行するもの（例外
）、命令処理を完了するもの（トラップ）、割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理と、システム障害を総称
して［ＩＴと呼ぶ。

（２）Ｒ能ブロックの構成 第２図に本発明のデータ処理装置のブロック図を示す０
本発明のデータ処理装面の内部を機能的に大きく分ける
と、命令フェッチ部（５１）、命令デコード部（５２）
　ＰＣ計算部（５３）、オペランドアドレス計算部（５
４）、マイクロＲＯＭ部（５５）、データ演算部（５６
）、外部バスインターフェイス部（５７）に分かれる。

第２図ではその他にＣＰＵ外部にアドレスを出力するア
ドレス出力回路（５８）とＣＰＵ外部とデータの入出力
を行うデータ入出力回路（５９）を他の機能ブロック部
と分けて示した。

（２，１）命令フエンチ部（５１）にはブランチバッフ
ァ、命令キューとその制御部などがあり、次にフェッチ
すべき命令のア°ドレスを決定して、ブランチバッファ
やＣＰＵ外部のメモリから命令をフェッチする。ブラン
チバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
はＵ昭６１−２０２０４１で詳しく述べられている。

次にフェッチすべき命令のアドレスは命令キューに入力
すべき命令のアドレスとして専用のカウンタで計算され
る０分岐やジャンプが起きたときには、新たな命令のア
ドレスが、ＰＣ計算部（５３）やデータ演算部（５６）
より転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチするときは、外
部アスインターフェイス部（５７）を通して、フェッチ
すべき命令のアドレスをアドレス出力回路（５８）から
ＣＰＵ外部に出力し、データ入出力回路（５９）をから
命令コードをフェッチする。

バッファリングした命令コードのうち、命令デコード部
（５２）で次にデコードすべき命令コードを命令デコー
ド部（５２）に出力する。

（２，２）命令デコード部 命令デコード部（５２）では基本的に１６ビツト（ハー
フワード）Ａ位に命令コードをデコードする。

このブロックには第１ハーフワードに含まれるオペコー
ドをデコードするＦ　ＩＩ　Ｗデコーダ、第２、第３ハ
ーフワードに含まれるオペコードをデコードするＮＨＦ
ＷＨＦ−ダ、アドレッシングモードをデコードするアド
レッシングモードデコーダが含まれる。

さらにＦ　ＩＩ　Ｗデコーダや旧ＩＦＷデコーダの出力
をさらにデコードして、マイクロＲＯＭのエントリアド
レスを計算するデコーダ２、条件分岐命令の分岐予測を
行う分岐予測機構、オペランドアドレス計算のときのパ
イプラインコンフリクトをチエツクするアドレス計算コ
ンフリクトチエツク機構も含まれる。

命令フェッチ部より入力された命令コードを２クロンク
につきＯ〜６バイトのデコードする。デコード結果のう
ち、データ演算部（５６）での演算に関する情報がマイ
クロＲＯＭ部（５５）に、オペランドアドレス計算に関
係する情報がオペランドアドレス計算部（５４）に、Ｐ
Ｃ計算に関する情報がＰＣ計算部（５３）に、それぞれ
出力される。

（２，３）マイクロＲＯ）１部 マイクロｌｌ０Ｍ部（５５）には主にデータ演算部（５
６）を制御するマイクロプログラムが格納されているマ
イクロｌｌ０Ｍ　、マイクロシーケンサ、マイクロ命令
デコーダなどが含まれる。マイクロ命令はマイクロｌ？
ＯＭから２クロツクに１度読み出される。まマイクロシ
ーケンサはマイクロプログラムで示されるシーケンス処
理の他に、例外、割込、トラップ（この３つをあわせて
ＥＩＴと呼ぶ）の処理をハードウェア的に受付ける。ま
たマイクロｌｌ０Ｍ部はストアバッファの管理も行う。

マイクロＲＯＭ部には命令コードに依存しない割込みゃ
演算実行結果によるフラッグ情報と、デコーダ２の出力
など命令デコード部の出力が入力される。マイクロデコ
ーダの出力は主にデータ演算部（５６）に対して出力さ
れるが、ジャンプ命令の実行による他の先行処理中止情
報など一部の情報は他のブロックへも出力される。

（２，４）オペランドアドレス計算部 オペランドアドレス計算部（５４）は、命令デコード部
（５２）のアドレスデコーダなどから出力されたオペラ
ンドアドレス計算に関係する情報によりハードワイヤー
ド制御される。このブロックではオペランドのアドレス
計１１に関するほとんどの処理が行われる。メモリ間接
アドレッシングのためのメモリアクセスのアドレスやオ
ペランドアドレスがメモリにマツプされたＩ　／　ＯＨ
域に入るかどうかのチエツクも行われる。

アドレス計り１結果は外部バスインターフェイス部（５
７）に送られる。アドレス計算に必要な汎用レジスタや
プログラムカウンタの値はデータ演算部より入力される
。

メモリ間接アドレッシングを行うときは外部バスインタ
ーフェイス部（５７）を通してアドレス出力回路（５８
）からＣＰＵ外部に参照すべきメモ、リアドレスを出力
し、データ入出力部（５９）から入力された間接アドレ
ス値を命令デコード部（５２）をそのまま通過させてフ
ェッチする。

（２，５）ＰＣ計３γ部 ｐｃ計算部（５３）は命令デコード部（５２）から出力
されるＰＣ計算に関係する情報でハードワイヤードに制
御され、命令のｐｃ値を計算する０本特許のデータ処理
装置は可変長命令セントを持っており、命令をデコード
してみないとその命令の長さが判らない、ｐｃ計算部（
５３）は、命令デコード部（５２）から出力される命令
長をデコード中の命令のｐｃ値に加算することによりつ
ぎの命令のｐｃ値を作り出す。

また、命令デコード部（５２）が、分岐命令をデコード
してデコード段階での分岐を指示したときは命令長の代
わりに分岐変位を分岐命令のｐｃ値に加算することによ
り分岐先命令のｐｃ値を計算する０分岐命令に対して命
令デコード段階で分岐を行うことを本発明のデータ処理
装置ではプリブランチと呼ぶ、プリブランチの方法につ
いては［二２０４５００と１１昭６１−２００５５７で
詳しく述べられている。

ｐｃ計算部（５３）の計算結果は各命令のｐｃ値として
命令のデコード結果とともに出力されるほか、ブリブラ
ンチ時には、次にデコードすべき命令のアドレスとして
命令フェッチ部に出力される。

また、次に命令デコード部（５２）でデコードされる命
令の分岐予測のためのアドレスにも使用される０分岐予
測の方法については特願昭６２−８３９４で詳しく述べ
られている。

（２，６）データ演算部 データ演算部（５６）はマイクロプログラムにより制御
され、マイクロＲＯＭ部（５５）の出力情報に従い、各
命令の機能を実現するに必要な演算をレジスタと演算と
演算器で実行する。演算対象となるオペランドがアドレ
スや即値の場合は、オペランドアドレス計算部（５４）
で計算されたアドレスや即値を外部バスインターフェイ
ス部（５７）を通過させて得る。また、演算対象となる
オペランドがＣＰｕ外部のメモリにあるデータの場合は
、アドレス計算部（５４）で計ゴγされたアドレスをバ
スインターフェイス部（５７）がアドレス出力回路（５
Ｂ）から出力して、Ｃ１１Ｕ外部のメモリからフェッチ
したオペランドをデータ入出力回路（５９）から得る。

ｌ寅３γ器としては八ＬＵ　、バレルシフタ、プライオ
リティエンコーダやカウンタ、シフトレジスタなどがあ
る。レジスタと主な演〕γ器の間は３バスで結合されて
おり、１つのレジスタ間演算を指示する１マイクロ命令
を２クロツクサイクルで処理する。

データ演ｌγのときＣＰｕ外部のメモリをアクセスする
必要がある時はマイクロプログラムの指示により外部バ
スインターフェイス部（５７）を通してアドレス出力回
路（５８）からアドレスをｃｒ＋ｔ＋外部に出力し、デ
ータ入出力回路（５９）を通して目的のデータをフェッ
チする。

ＣＩＩ　Ｕ外部のメモリにデータをストアするときは外
部バスインターフェイス部（５７）を通してアドレス出
力回路（５８）よりアドレスを出力すると同時に、デー
タ入出力回路（５９）からデータをｃｐｕ外部に出力す
る。オペランドストアを効率的に行うためデータ演算部
（５６）には４バイトのストアバッファがある。

ジャンプ命令の処理や例外処理などを行って新たな命令
アドレスをデータ演算部（５６）が得たときはこれを命
令フェッチ部（５１）とｐｃ計算部（５３）に出力する
。

（２，７）外部バスインターフェイス部（５７）は本特
許のデータ処理装置の外部バスでの通信を制御する。

メモリのアクセスはすべてクロック同期で行われ、最小
２クロンクサイクルで行うことができる。

メモリに対するアクセス要求は命令フエンチ部（５１）
、アドレス計算部（５４）、データ演算部（５６）がら
独立に生じる。外部バスインターフェイス部（５７）は
これらのメモリアクセス要求を調停する。

さらにメモリとｃＰＵを結ぶデータバスサイズである３
２ビツト（ワード）の整置境界をまたぐメモリ番地にあ
るデータのアクセスは、このブロック内で自動的にワー
ド境界をまたぐことを検知して、２回のメモリアクセス
に分解して１テう。

ブリフェッチするオペランドとするオペランドが重なる
場合の、コンフリクト防止処理やストアオペランドから
フェッチオペランドへのバイパス処理も行う。

（３）パイプライン機構 本発明のデータ処理装置のパイプライン処理は第３図に
示す構成となる。命令のブリフェッチを行う命令フエｙ
チステージ（ＩＰステージ（３１）〕、命令のデコード
を行うデコードステージ〔Ｄステージ（３２）　）オペ
ランドのアドレス計算を行うオペランドアドレス計算ス
テージ（Ａステージ（３３）〕、マイクロＲＯＭアクセ
ス（特にＲステージ（３６）と呼ぶ）とオペランドのブ
リフェッチ（特にＯＦステージ（３７）と呼ぶ）を行う
オペランドフェッチステージ（Ｆステージ（３４）〕、
命令の実行を行う実行ステージ（Ｅステージ（３５）　
）の５段構成をパイプライン処理の基本とする。Ｅステ
ージ（３５）では１段のストアバッファがあるほか、高
ａ能命令の一部は命令実行自体をパイプライン化するた
め、実際には５段以上のパイプライン処理効果がある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算や、
“メモリ間接アドレッシングなど、基本パイプライン処
理１回だけでは処理が行えない命令があるが、本発明の
データ処理装置はこれらの処理に対してもなるべく均衡
したパイプライン処理が行えるように設計されている。

複数のメモリオペランドをもつ命令に対してはメモリオ
ペランドの数をもとに、デコード段階で複数のパイプラ
イン処理単位（ステップコード）に分解してパイプライ
ン処理を行うのである。パイプライン処理単位の分解方
法に関しては　ｌ　　６１−２３６４５６で詳しく述べ
られている。

ＩＦステージ（３１）からＤステージ（３２）に渡され
る情報は命令コードそのものである。Ｄステージ（３２
）からＡステージに渡される情報は命令で指定された演
ｌγに関するもの〔Ｄコード（４１）と呼ぶ）と、オペ
ランドのアドレス計算に関係するもの（Ａコード（４２
）と呼ぶ）との２つある。Ａステージ（３３）からＦス
テージに渡される情報はマイクロプログラムルーチンの
エントリ番地やマイクロプログラムへのパラメータなど
を含むＲコード（４３）と、オペランドのアドレスとア
クセス方法指示情報などを含むＦコードとの２つである
。Ｆステージ（３４）からＥステージ（３５）に渡され
る情報は演算制御情報とリテラルなどを含むＥコード（
４５）と、オペランドやオペランドアドレスなどを含む
Ｓコード（４６）との２つである。

Ｅステージ（３５）以外のステージで検出されたＩＥＩ
ＴはそのコードがＥステージ（３５）の到達するまでは
ＨＩＴ処理を起動しない、Ｅステージ（３５）で処理さ
れている命令のみが実行段階の命令であり、ＩＰステー
ジ（３１）〜Ｆステージ（３４）で処理されている命令
はまだ実行段階に至っていないのである。従ってＥステ
ージ（３５）以外で検出されたＢＩＴは検出したことを
ステップコード中に記録して次のステージに伝えられる
のみである。

（３，１）パイプライン処理単位 （３，１，１）命令コードフィールドの分類本発明のデ
ータ処理装置のパイプライン処理単位は命令セントのフ
ォーマツｈ、の特徴を利用して決定されている。（１）
の節で述べたように、本発明のデータ処理装置の命令は
２バイト単位の可変長命令であり、基本的には（２バイ
トの命令基本部子〇〜４バイトのアドレッシング修飾部
）を１〜３回繰り返すことにより命令が構成されている
。

命令基本部には多くの場合オペコード部とアドレッシン
グモード指定部があり、インデックスアドレッシングや
メモリ間接アドレッシングが必要なときにはアドレッシ
ング修飾部の代わりに（２バイトの多段間接モード指定
部＋０〜４バイトのアドレッシング修飾部）が任意価付
く、また、命令により２または４バイトの命令固有の拡
張部が最後に付く。

命令基本部には命令のオペコード、基本アドレッシング
モード、リテラルなどが含まれる。アドレッシング修飾
部はディスブレースノン、ト、絶対アドレス、即値、分
岐命令の変位のいずれがである。命令固有の拡張部には
レジスタマンブ、Ｉ−ｆ。

ｒＩｌａ　を命令の即値指定などがある。第３２図で本
発明のデータ処理装置の基本的命令フォーマントの特徴
を示す。

（３，１２）ステップコードへの命令の分解本発明のデ
ータ処理装置では上記の命令フォーマ、トの特徴を生か
したパイプライン処理を行う。

Ｄステージ（３２）では（２バイトの命令基本部子〇〜
４バイトのアドレッシング修飾部）、（多段間接モード
指定部十アドレッシング修飾部）または命令固有の拡張
部を１つのデコード単位として処理する。各回のデコー
ド結果をステップコードと呼び、Ａステージ（３３）以
降ではこのステップコードをパイプライン処理の単位と
している。ステップコードの数は命令ごとに固有であり
、多段間接モード指定を行わないとき、１つの命令は最
小１個、最大３個のステップコードに分かれる。多段間
接モード指定があればそれだけステップコードが増える
。ただし、これは後で述べるようにデコード段階のみで
ある。

（３，１，３）プログラムカウンタの管理本発明のデー
タ処理’Ａ　Ｅのパイプライン上に存在するステップコ
ードはすべて別命令に対するものである可能性があり、
プログラムカウンタの値はステップコードごとに管理す
る。すべてのステップコードはそのステップコードのち
とになった命令のプログラムカウンタ値をもつ、ステッ
プコードに付属してパイプラインの各ステージを流れる
プログラムカウンタ値はステッププログラムカウンタ　
（Ｓｌ）Ｃ）と呼ぶ、　ｓｐｃ　はパイプラインステー
ジを次々と受は渡されていく。

（３，２）各パイプラインステージの処理名パイプライ
ンステージの入出カステップコードには第３図に示した
ように便宜上名前が付けられている。またステップコー
ドはオペコードに関する処理を行い、マイクロＩｔ　Ｏ
Ｍのエントリ番地やＥステージ（３５）に対するパラメ
ータなどになる系列とＥステージ（３５）のマイクロ命
令に対するオペランドになる系列の２系列がある。

（３，２，１）命令フェッチステージ 命令フェッチステージ（Ｉｆステージ（３１）　”）は
命令をメモリやブランチバッファがらフェッチし、命令
キューに入力して、Ｄステージ（３２）に対して命令コ
ードを出力する。命令キューの入力は整置された４バイ
ト単位で行う、メモリから命令をフェッチするときは整
置された４バイトにつき最小２クロックを要する。ブラ
ンチバッファがヒツトした時は整置された４バイトにっ
きｌクロックでフェッチ可能である。命令キューの出力
単位はは２バイトごとに可変であり、２クロツクの間に
最大６バイトまで出力できる。また分岐の直後には命令
キューをバイパスして命令基本部２バイトを直接命令デ
コーダに転送することもできる。

ブランチバッファへの命令の登録やクリアなどの制御、
ブリフェッチ先命令アドレスの管理や命令；１−ニーの
制御もＩＰステージ（３１）で行う。

１１ｉステージ（３１）で検出するＩＥＩＴには命令を
メモリからフェッチするときのバスアクセス例外や、メ
モ、す保護違反などによるアドレス変換例外がある。

（３，２，２）命令デコードステージ 命令デコードステージ〔Ｄステ、−ジ（３２）〕は！Ｆ
ステージ（３１）から入力された命令コードをデコード
する。デコードは命令デコード部（５２）のＰｌ＋−デ
コーダ、Ｎ　Ｆ　１１−デコーダ、アドレッシングモー
ドデコーダを使用して、２クロック単位に１度行ない、
１回のデコード処理で、０〜６バイトの命令コードを消
費する（ＩＩＥＴ命令の復帰先アドレスを含むステップ
コードの出力などでは命令コードを消費しない）、１回
のデコードでＡステージ（３３）に対してアドレス計算
情報であるＡコード（４２）である約３５ピントの制御
コードと１υ大３２ビツトアドレス修飾情報と、オペコ
ードの中間デコード結果であるＤコード結果であるＤコ
ード（４１）である約５０ビツトの制御コードと８ビツ
トのリテラル情報と、を出力する。

Ｄステージ（３２）では各命令のＰＣ計３γ部（５３）
の制御、分岐予測処理、プリブランチ命令に対するプリ
ブランチ処理、命令キューからの命令コード出力処理も
行う。

Ｄステージ（３２）で検出するＥＩＴには予約命令例外
、プリブランチ時の奇数アドレスジャンプトラップがあ
る。また１、ＩＦステージ（３１）より転送されてきた
各種［！［Ｔはステップコード内にエンコードする処理
をしてＡステージ（３３）に転送する。

（３，２，２）オペランドアドレス計算ステージオペラ
ンドアドレス計算ステージ（Ａステージ（３３）　）は
処理が大きく２つに分かれる。１つは命令デコード部（
５２）のデコーダ２を使用して、オペコードの後段デコ
ードを行う処理で、他方はオペランドアドレス計算部（
５４）でオペランドアドレスの計１７を行う処理である
。

オペコードの後段デコード処理はＤコード（４１）を入
力とし、レジスタやメモリの書き込み予約及びマイクロ
プログラムのエントリ番地とマイクロプログラムに対す
るパラメータなどを含むＲコード（４３）の出力を行う
、なお、レジスタやメモリの書き込み予約は、アドレス
計算で参照したレジスタやメモリの内容が、パイプライ
ン上を先行する命令で書き換えられ、誤ったアドレス計
算が行われるのを防ぐためのものである。レジスタやメ
モリの書き込み予約はデッドロックを避けるため、ステ
ップコードごとに行うのではなく命令ごとに行う、レジ
スタやメモリの口き込み予約については、　昭６２−１
４４３’１４で詳しく述べられている。

オペランドアドレス計算処理はへコード（４２）を入力
とし、Ａコード（４２）に従いオペランドアドレス計算
部（５４）で加算やメモリ間接参照を組み合わせてアド
レス計算を行い、その計算結果をＦコード（４４）とし
て出力する。この際、アドレス計算に伴うレジスタやメ
モリの読み出し時にコンフリクトヂエックを行い、先行
命令がレジスタやメモリに書き込み処理を終了していな
いためコンフリクトが指示されれば、先行命令がＥステ
ージ（３５）で占込み処理を終了するまで待つ、また、
オペランドアドレスやメモリ間接参照のアドレスがメモ
リにマツプされたＩ　／　Ｏ？ｉＩ域に入るかどうかの
子ェノクも行う。

へステージ（３３）で検出するＨＩＴには予約命令外、
特）ｔｔ命令例外、バスアクセス例外、アドレス変換例
外、メモリ間接アドレッシングのときのオペランドブレ
イクポイントヒントによるデバッグトラップがある。Ｄ
コード（４１）、Ａコード（４２）自体力（［ＥＩＴを
起こしたことを示しておれば、Ａステージ（３３）はそ
のコードに対してアドレス計算処理°をせず、そのＨＩ
ＴをＲコード（４３）やＦコード（４４）に伝える。

（３，２，４）マイクロＲＯＭアクセスステージオペラ
ドフェνチステージ（Ｆステージ（３４）　）も処理が
大きく２つに分かれる。１つはマイクロＲＯＭのアクセ
ス処理であり、特にＲステージ（３６）と呼ぶ、他方は
オペランドプリフェッチ処理であり、特にＯＦステージ
（３７）と呼ぶ。Ｒステージ（３６）とＯＦステージ（
３７）は必ずしも同時動作するわけではなく、メモリア
クセス権が獲得できるかどうかなどに依存して、独立に
動作する。

Ｒステージ（３Ｇ）の処理であるマイクロｌｌ０Ｍアク
セス処理はＲコードに対して次のＥステージでの実行に
使用する実行制御コードである。Ｅコードを作り出すた
めの７４２０１２０Ｍアクセスとマイクロ命令デコード
処理である。１つのＲコードに対する処理が２つ以上の
マイクロプログラムステップに分解される場合、マイク
ロＩ？ＯＭはＥステージ（３５）で使用され、次のＲコ
ード（４３）は　マイクロＲＯＭアクセス待ちになる。

Ｒコード（４３）に対するマイクロ１５０ｈアクセスが
行われるのはその前のＥステージ（３５）での最後のマ
イクロ命令実行の時である０本発明のデータ処理装置で
はほとんどの基本命令は１マイクロプログラムステツプ
行われるため実際にはＲコード（４３）に対するマイク
ロＲＯＭアクセスが次々と行われることが多い。

Ｒステージ（３６）で新たに検出するＢＩＴはない。

Ｒコー、ド（３６）が命令処理再実行型のＨＩＴを示し
ているときはそのＨＩＴ処理に対するマイクロプログラ
ムが実行されるのでＲステージ（３６）はそのＲコード
（４３）に従ったマイクロ命令をフェッチする。

Ｒコード（４３）が奇数アドレスジャンプトラップを示
しているときＲステージ（３６）はそれをＥコード（４
５）に伝える。これはプリブランチに対するもので、Ｅ
ステージ（３５）ではそのＥコード（４５）で分岐が生
じなければそのプリブランチを存効として奇数アドレス
ジャンプトラップを発生する。

（３，２，５）オペランドフェッチステージオペランド
フェッチステージ（ＯＦステージ（３７）　）はＦステ
ージ（３４）で行う上記の２つの処理のうちオペランド
プリフェッチ処理を行う。

オペランドプリフェッチはＦコード（４４）を入力とし
、フェッチしたオペランドとそのアドレスをＳ　−］　
−１’（４６）として出力する。１つのＦコード（４４
）ではワード境界をまたいでもよいが４バイト以下のオ
ペランドフェッチを指定する。Ｆコード（４４）にはオ
ペランドのアクセスを行うがどうかの指定も含まれてお
り、Ａステージ（３３）で計算したオペランドアドレス
自体や即値をＥステージ（３５）に転送する場合にはオ
ペランドプリフェッチは行わず、Ｆコード（４４）の内
容をＳコード（４６）として転送する。プリフェッチし
ようとするオペランドとＥステージ（３５）が書き込み
処理を行おうとするオペランドが一致するときは、オペ
ランドプリフェッチはメモリから行わず、バイパスして
行なう。

またＩ　／　ＯｅＨ域に対してはオペランドプリフェッ
チを遅延させ、先行命令がすべて完了するまで待ってオ
ペランドフェッチを行う。

ＯＦステージ（３７）で尋灸出するｌ１ｌＴにはバスア
クセス例外、アドレス変換例外、オペランドプリフェッ
チに対するブレイクポイントヒツトによるデバッグトラ
ンプがある。Ｆコード（４４）がデバッグトラップ以外
のＢＩＴを示しているときはそれをＳコード（４６）に
転送し、オペランドプリフェッチは行わない、Ｆコード
（４４）がデバッグトラップを示しているときはそのＦ
コード（４４）に対してＨＩＴを示していないときと同
じ処理をすると共にデバッグトラップをＳコード（４６
）に伝える。

（３，２，６）実行ステージ 実行ステージ（Ｅステージ（３５）〕はＥコード（４５
）、はＳコード（４６）を入力として動作する。このＥ
ステージ（３５）が命令を実行するステージであり、Ｆ
ステージ（３４）以前のステージで行われた処理はすべ
てＥステージ（３５）のための前処理である。

Ｅステージ（３５）でジャンプ命令が実行されたり、Ｅ
Ｉ丁処理が起動されたりしたときは（ＩＦ）ステージ（
３１）〜Ｆステージ（３４）までの処理はすべて無効化
される。Ｅステージ（３５）はマイクロプログラムによ
り制御され、Ｒコード（４５）に示されたマイクロプロ
グラムのエントリ番地からの一連のマイクロプログラム
を実行することにより命令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行はパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きたときは１マイクロステツプの空きができ
る。また、Ｅステージ（３５）はデータ演算部（５６）
にあるストアバッファを利用して、４バイト以内のオペ
ランドストアと次のマイクロ命令実行をパイプライン処
理することもできる。

Ｅステージ（３５）ではＡステージ（３３）で行ったレ
ジスタやメモリに対する貫き込み予約をオペランドの占
き込みの後、解除する。

また条件分岐命令がＥステージ（３５）で分岐を起こし
たときはその条件分岐命令に対する分岐予測が誤ってい
たのであるから分岐履歴の書換えを行う。

Ｅステージ（３５）で検出されるＢＩＴにはバスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約ａ能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ（３５）で検出された［！Ｉ↑はずべてＢＩ
Ｔ処理されるがＥステージ以前（ｐ■Ｆステージ（３１
）〜Ｆステージ（３４）の間で検出されＲコード（４３
）やＳコード（４６）に反映されているＨＩＴは必ずε
ＩＴ処理されるとは限らない、　１Ｆステージ（３１）
〜Ｆステージ（３４）の間で検出したが、先行の命令が
Ｅステージ（３５）でジャンプ命令が実行されたなどの
原因でＥステージ（３５）まで到達しなかったＢＩＴは
すべてキャンセルされる。そのＥＦＴを起こした命令は
そもそも実行されなかったことになる。

外部割込や遅延割込は命令の切れ目でＥステージ（３５
）で直接光は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＢＩＴも処理はマイ
クロプログラムにより行われる。

（３，３）各パイプラインステージの状態制御パイプラ
インの各ステージは入力ラッチと出力ラッチを持ら、他
のステージとは独立に動作することを基本とする。各ス
テージは１つ前に行った処理力ｑ冬わり、その処理結果
を出力ラッチから次のステージの入力ラッチに転送し、
自分のステージの入力ランチに次の処理に必要な入力信
号がすべてそろえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号がすべて有効となり
、今の処理結果を後段のステージの入力ラッチに転送し
て出力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号がすべてそろっている必要がある。入力信
号がそろっていないと、そのステージは待ち状態（入力
待ち）になる。出力ランチから次のステージの入力ラッ
チへの転送を行うときは次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空きでない場合もパイプラインステージは待ち伏
ｃ、（出力待ち）になる、必要なメモリアクセス権が獲
得できなかったり、処理しているメモリアクセスにウェ
イトが挿入されたり、その他のパイプラインコンフリク
トが生じると、各ステージの処理自体が遅延する。

（４）分岐命令の処理 本発明のデータ処理装置では上記に説明したように多段
のパイプライン処理を採用しているため分岐命令を実行
した際のオーバーヘッドが大きい。

このオーバーヘッドを小さくするため動的分岐予測処理
を行う、動的分岐予測処理は実行ステージで分岐を行う
代わりにデコードステージで分岐を行うことによりなる
べく早く分岐先命令を取り込むことを狙いとしている。

本発明のデータ処理装置に限らず、データ処理装置では
、一般に分岐命令が実行される頻度は大きく、動的分岐
予測処理による性能改善効果は大きい。

（４，１）分岐命令の種類 本発明のデータ処理装置では動的分岐予測処理を行う命
令をプリブランチ命令と呼ぶ、プリブランチ命令には無
条件分岐命令のように、動的な予測にかかわらず、必ず
分岐する命令も含む。

本発明のデータ処理装置がもつ分岐命令は分岐条件がス
タティックかダイナミックか及び分岐先がスタティック
かダイナミックかにより計４柾頚に分類できるが、本発
明のデータ処理装置ではこのうちつぎの２種類に分類さ
れる命令をプリブランチ命令とする。

第１の種類の分岐命令は分岐条件、分岐先ともスタティ
ックな命令である。この種の命令には無条件分岐命令（
ＩＩＲＡ　）とサブルーチン呼び出し命令（［１Ｓｒｌ
　）がある、第２の種類の分岐命令は分岐条件がダイナ
ミックで分岐先がスタティックな命令である、この種の
命令には条件分岐命令（Ｂｃｃ）　＋ループ制御命令（
ＡＣＢ）がある。

（４，２）分岐命令処理回路の機能構成第１図に本発明
のデータ処理装置の分岐命令処理回路の構成を示す、第
１図には命令フエンチ部（５１）、命令デコード部（５
２）、ｐｃ計算部（５３）、オペランドアドレス計算部
（５４）、データ演算部（５６）、外部バスインターフ
ェイス部（５７）のそれぞれに含まれる回路の部分詳細
図と、アドレス出力回路（５日）、データ入出力回路（
５９）よりなる。

命令デコード（１１１）　　とｐｃ加算２３（１３２）
の入力側、アドレス加算器（１２４）の入力側は、ディ
スプレースメント値、分岐命令の変位値を転送するＤＩ
ＳＰバス（１００）で結ばれている。命令デコード（１
１１）　　とアドレス加算器（１２４）の入力側はステ
ップコー］゛生成に使用した命令コード長、スタックブ
ツシュモードのときブリデクリメント値などを転送する
補正値バス（１０１）でも結ばれている。命令デコーダ
（１１１）　　とＰＣ加算器（１３２）の入力側はステ
ップコード生成に使用した命令コード長を転送する命令
長バス（１０１）でも結ばれている。レジスタファイル
（１４４）　　とアドレス加算器（１２４）入力側はレ
ジスタファイル（１４４）　に蓄えられているアドレス
値を転送するＡバス（１０３）　で結ばれている。　　
。

命令デコーダ（１１１）　には命令キエー（１１２）か
ら命令コードが入力され、分岐予測テーブル（１１３）
から分岐予測ビットが入力される。命令デコーダ（Ｉｌ
ｌ）の出力部には、分岐予測結果により、条件分岐命令
の分岐条件指定フィールドを、Ｅステージ（３５）にそ
のまま出力するか条件指定を反転して出力するかの選択
を行う、分岐条件生成回路（１１４）がある。

命令長バス（１０１）　　の値とＤＩＳｆ’バス（１０
０）　の値のどちらか選択してを入力する被加算値選択
回路（１３］）の出力と、Ｄステージ（３２）でデコー
ドした命令のＰＣ（ａを保持するＤＰＣ（１３５）また
はステップコードの切れ口毎の作業用ＰＣ値を保持する
ＴＩ’Ｃ（１３４）のどちらかと、はＰＣ加算器（１３
２）に入力される。

ＩＩ　Ｃ）ＪＩＩ　１’）：器（１３２）　の出力はｐ
ｃ加算器出力ラッチ（１３３）を通してＣＡババス１０
４）やＰＯババス１０５）　に出力される。　ｐｏババ
ス１０５）　　はランチＴＰＣ（１３４）、ラッチＤＰ
Ｃ（１３５）　、Ａステージで処理中の命令のＰＣ値を
保持するラッチＡＰＣ（１３６）、さらに分岐予測テー
ブル（１１３）にも結合している。　ＴＰＣ（１３４）
にはＥステージ（３５）で分岐やジャンプが生じたとき
、新たな命令番地を入力するため、ＣＡババス１０３）
からの入力経路もある。

補正値バス（１０２）の出力とＤＩＳＰバス（１００）
の出力はディスプレースメント選択回路（１２２）に入
力され、どちらか一方がアドレス加算器（１２４）に入
力され、ＤＩＳＰバス（１００）出力とＡバス（１０３
）　　出力はベースアドレス選択回路（１２３）に入力
され、どちらか一方がアドレス加算器（１２４）　に入
力される。

アドレス加算器（１２４）は、ディスプレースメント選
択回路（１２２）の出力、ベースアドレス選択回路（１
２３）の出力、それにへバス（１０３）より入力された
値をシフトすることにより、１倍、２倍、４倍、８倍の
値とするインデックス値生成回路（１２１）　の出力、
の計３つの値を入力として、３値加算を行う。アドレス
加算器（１２４）　の出力値はアドレス加算器出力ラン
チ（１２５）　を通して、へ〇バス（１０６）に出力さ
れる。＾０バス（１０６）　　は、メモリ間接アドレッ
シングを行うとき、へへバス（１０７）を通してアドレ
ス出力回路（５Ｂ）からＣＰｕ外部にアドレス値を出力
するときそのアドレス値を保持するラッチＩ＾（１２６
）と、Ｆステージでのオペランドブリフェッチ時に、Ａ
Ａババス１０７）を通してアドレス出力回路（５８）か
らＣＰｕ外部にオペランドアドレス値を出力するとき、
そのオペランドアドレス保持するランチＦ＾（１２７）
　　と、につながる。

ＦＡ（１２７）は、アドレス加算１ｍ（１２４）で計算
されたオペランドアドレスをＥステージ（３５）で使用
するためにオペランドアドレス値を保持するラッチＳへ
（１４１）への出力経路ももつ、Ｓ八（１４１）　はデ
ークロｕ′Ｃ７，部（５６）ノ汎用テータパステアルＳ
ハス（１０９）への出力経路をもつ、命令のアドレスを
転送するＣババス（１０４）　　はＰＣ加算出力ララッ
チ１３３）　　と、Ｔｒ’Ｃ（１３，Ｉ）と、命令フェ
ッチ部（５１）がブリフェッチする命令コードの番地を
管理するカウンタＱＩＮｆ’Ｃ（１１５）と、命令フェ
ッチのためのアドレスをへへバス（ｌ０７）を通してア
ドレス出力回路（５８）からＣＰｕ外部に出力するとき
その値を保持するラッチＡＡ（１４２）と、Ｅステージ
（３５）で分岐やジャンプが起きたときに新たな命令番
地をＳバス（１０９）から入力するラッチ［！Ｂ（１４
３）　　と、に結合している。　ＡＰＣ（１３６）はＡ
バス（１０３）　と、Ｆステージ（３４）で処理中の命
令のｐｃ値を保持するランチＥＰＣ（１３７）とに出力
経路がある。　ＥＰＣ（１３７）はＥステージ（３５）
で処理中の命令のｐｃ値を保持するラッチＣＰＣ（１３
８）への出力経路をもつ、　ＣＰＣ（１３８）はＳバス
（１０９）　　と分岐履歴書換えのためにｐｃ値の最下
位バイトの値を保持するランチＯｒ’Ｃ（１３９）とに
出力経路をもつ、レジスタファイル（１４４）　は汎用
レジスタや作業用レジスタなどからなり、Ｓバス（１０
９）　　とＡバス（１０３）への出力経路をもち、Ｄバ
ス（１１０）から入力経路を持つ、データ演１γ部（５
６）の演算機構であるデータ演算器（１４５）はＳバス
（１０９）から入力経路を持ち、Ｄバス（１１０）への
出力経路を持つ。

（４，３）分岐予測方法 本発明のデータ処理装置では無条件分岐命令［ＩＲ八、
サブルーチン分岐命令ＢＳＲ，ループ制御命令ＡＣＢ　
。

３つの命令については、分岐予測テーブルの出力である
分岐予測ビットにかかわらず、必ず分岐すると予測する
ＢＩＩＡ、ＢＳＲに対してはこの予測は必ず正しい。

ＡＣｎはループ制御７１１変数に指定された値を加えて
、その結果がループ終了条件を満たすかどうかを判定し
、ループ終了条件を満たさなければ分岐し、満たせば分
岐しない命令である。従って、大多数のソフトウェアで
は八Ｃ［Ｉについてもこの子２１１１方法はかなりの６
′α率で正しい、また、ＡＣｎに対する本発明のデータ
処理袋；６の特徴的な処理を意識してソフトウェアを作
成すれば意識しない場合より効率的なプログラムを作成
することが可能である。

条件分岐命令Ｂｅｅについては分岐するかしないかを過
去の履歴に従って判断する。履歴はＲｃｃ命令の１つ前
に実行した命令のアドレスの下位８ビツトのアドレスを
もとに行う。分岐予測は過去１回の分岐ＪＩＩｌ歴のみ
に従い、１ビツトで示される。

＜４．４）分岐予測テーブルの構成 第４図に分岐予測テーブル（１１３）の詳細を示す。

ｐｏババス１０５）　からの入カフビットと０ＰＣ（１
３９）からの入カフビットはセレクタ（１５１）を通し
て、デコーダ（１５２）に入力される。デコーダ（１５
２）では７ビントを１２８　ピントにデコードして１２
８　ビットの分岐履歴うッチ（１５３）のうち１つを分
岐予測値として分岐予測出力ランチ（１５４）に出力す
る。１２８ビツトの分岐履歴ランチ（１５３）　はクリ
ア信号（１５７）が入力されると一斉に値をゼロにして
「分岐しない」を示す０分岐側出力ラッチ（１５４）は
予測反転回路（１５５）によりその内容を反転して分岐
予測更新ランチ（１５６）に結合されている。

本発明のデータ処理装置では、Ｄステージ（３２）でデ
コードしようとする命令の１つ前にＤステージ（３２）
でデコードされた命令のアドレスの下位８ビツトをもと
に分岐予測テーブル（１１３）を引いて分岐予測を行う
０分岐予測は過去１回の履歴のみに従ったダイレクトマ
ツピング方式で登録されている０本発明のデータ処理装
置では命令アドレスの最下位ビット（右側のビット）は
必ずゼロであるため分岐予測テーブル１２８　ビットで
構成されている。

分岐予測ビットを有効に使用するのはＢｅｅ命令をデコ
ードするときのみであるが、分岐予測ビットは、使用す
るかどうかにかかわらず、すべての命令の命令コードと
共に命令デコーダに入力する。

このため分岐予測テーブル（１１３）の参照は、デコー
ドしようとする命令の１つ前の命令がデコードされてい
るときＰＣ加算器（１３２）から出力されてくる１つ前
の命令のｐｃ値の下位１バイト（最下位ビットは不要）
で行う、これにより、分岐予測ビットは、次のＤステー
ジ処理の最初までに命令デコーダ（１１１）に入力され
る。

分岐予測テーブル（１１３）の分岐履歴はクリア信号（
１５７）により初期値をすべて「分岐しない」とできる
０分岐予測の更新はｆｌｅｅ命令がＥステージ（３５）
で分岐したときに行われる。　１ｌｃｃ命令がＥステー
ジ（３５）で分岐を起こしたとき、それはＤステージ（
３２）での分岐予測が間違っていたことを意味する。こ
のときＥステージ（３５）で分岐予測の更新（間違って
いた分岐履歴の反転）が行われる。Ｅステージ（３５）
では０ＰＣ（１３９）の内容をデコーダ（１５２）に転
送し、そのデコード結果で対応する分岐Ｗｆｉ歴う；チ
（１５３）の内容を分岐予測出力ラッチ（１５４）に読
み出す０次に、分岐予測出力ランチ（１５４）の内容が
反転された分岐予測更新ラッチ（１５６）の内容を、同
じ＜　０ＰＣ（１３９）の値で示された分岐順歴ラッチ
＜１５３）に書き戻す。

分岐予測は対象をなるＢｃｃ命令がデコードされる１つ
前にデコードされた命令のＰＣ値をもとに行われるため
分岐予測テーブル（１１３）の更新もＥステージ（３５
）でａｃｃ命令の１つ前に実行された命令のＰＣ値をも
とに行う、このためＥステージ（３５）では現在実行中
の命令の１つ前に実行した命令のｐｃ値の下位１バイト
（最下位ビットは不要）を記憶しておく　０ＰＣ（１３
９）があり、分岐予測テーブル＜１１３）の更新はこの
値を用いて行う０分岐履歴の更新はＥステージ（３５）
でｌ１ｃｃ命令が分岐を起こしたときだけしか行われな
いため、Ｄステージ（３２）の分岐予測テーブル（１１
３）の参照動作がＥステージ（３５）の更新に妨げられ
ることはない、Ｅステージ（３５）で分岐が起きた直後
はＤステージ（３２）はＩＰステージ（３１）からの命
令コード待ち状態となる０分岐履歴の書換えは、この命
令コード待ち状態の間に行われる。

（４，５）ＰＣ計算部の動作 ＋ＩＣ計算部はＤステージ（３２）で命令コードがデコ
ードされるとき、１つ前にデコードされた命令コードの
長さｉｎ報とその１つ前にデコードされた命令コードの
先頭番地とからデコード中の命令コードの先頭番地を計
算する。　ｒ’ｃｉ！＋算部ではＤＰＣ（１３５）に命
令の切れ目のアドレスである命令のＰＣ値を保持し、Ｔ
ＰＣ（１３４）にステップコードの切れ目のアドレスを
管理する。ＤＰＣ（１３５）は命令の切れ目のアドレス
が計算されたときだけ書き換えられる。ＴＰＣ（１３４
）　はステップコードの切れ目のアドレス、つまり命令
デコード処理ごとに会き換えられる。パイプライン上で
処理されるステップコードのＰＣ値はそのステップコー
ドのもとになった命令のＰＣ値が必要であるため、Ｏｒ
’Ｃ（１３５）　１７）値力＜ＡＩ’Ｃ（１３６）、Ｅ
ＰＣ（１３７）、ＣＰＣ（１３８）と転送されていく。

命令のデコードは（３，１，２）の節で述べたようにス
テップコード単位に行われ、１回のデコード処理で０〜
６バイトの命令コードが消費される。命令デコード処理
ごとに判明したそのとき使用した命令コードの長さが命
令デコーダ（１１１）から命令長バス（１０１）に出力
される。

プリブランチしない場合、Ｄステージ（３２）は引き続
く次の命令のデコード処理を行うと同時に、ｐｃ計算部
（５３）で引き続く次の命令のｐｃ値を計算するため、
ＴＰＣ（１３４）の値と命令長バス（１０１）から転送
されたデコードで消費した命令コードの長さとの加算を
行いＴＰＣ（１３４）に加算結果を書き戻す。つまり、
あるステップコードの先頭アドレスはそのステップコー
ドがデコード処理により生成されたときに計算されるの
である。プリブランチ以外ではデコードすべき命令コー
ドは命令キュー（１１２）から次々と出力されるため、
デコード開始段階でそのコードの先頭アドレスを知る必
要はない。Ｄステージ（３２）で生成したステップコー
ドが命令Ａの最後のステップコードであるとき、次の命
令Ｂのデコード処理中に計算されるｐｃ加算器（１３２
）の出力は、命令Ｂの先頭番地であり、命令ＢのＰＣ値
であるから、ｐｃ加算器（１３２）の出力である命令Ｂ
のｐｃ値はｒ＋ｏバス（１０５）　　からｒｐｃ（１３
４）とＤＰＣ（１３５）の両方に書き込まれる。さらに
このときＡステージ（３３）が入力コード待ちで、ＡＰ
Ｃ（１３６）が至急必要とされてしするなら、ｐｏババ
ス１０５）から八ＰＣ（１３６）にも命令ＢＯｐｃ値が
書き込まれる。

プリブランチする場合、Ｄステージ（３２）はプリブラ
ンチ命令の最後のステップコードを出力した後、命令デ
コーダ（１１１）の処理を止め、分岐先命令＋７）ＩＩ
ｃ値を計１γするため、ＤＰＣ（１３５）の値とＤＩＳ
Ｆ’ハス（１００）より転送された分岐変位の加算を行
う。

さらに、！Ｆステージ（３１）に初期化指示を出し、加
算結果テアル分岐命令（７）ＰＣ値をＴＰＣ（１３４）
とＤＩ’Ｃ（１３５）に四き込むと共に、ＣＡババス１
０４）にも出力して口ＩＮＩＩＣ（１１５）　、ＣＡＡ
（１４２）　　にも■き込む。

プリブランチによる分岐先命令アドレス計算の際、奇数
アドレスジャンプトラップの検出も行ない、Ｄコード（
４１）中にその結果をパラメータとして示す、Ｅステー
ジ（３５）ではプリブランチが正しいと判明した時に、
奇数アドレスジャンプトラップを起動する。プリブラン
チが間違っていて、再びＥステージ（３５）で分岐が生
じたときはプリブランチで検出した奇数アドレスジャン
プトラップは無視される。こ・のため、Ｄステージ（３
２）で検出された奇数アドレスジャンプトラップはその
他のＥ！Ｔとは別扱いとなっている。また、Ｅステージ
（３５）では奇数アドレスジャンプトラップの起動処理
に奇数となった命令アドレスの値を必要とする。

このため、Ｄステージ（３２）は奇数アドレスジャンプ
トラップの検出を行ったとき、その奇数アドレス値をＰ
Ｃ値とした特殊はステップコード（０＾ＪＴステツプコ
ード）を発生する０＾ＪＴステツプコードに対してＡス
テージ（３３）、Ｆステージ（３４）はそのコードを次
のステージに伝える。Ｅステージ（３５）はプリブラン
チが正しいと判断し、しかもそのプリブランチが奇数ア
ドレスジャンプトラップを検出、しているとき、Ｃｒ’
Ｃ（１３８）を通して次に転送されてくる０ＡＪＴステ
ツプコードのＰＣ値を使用して奇数アドレスジャンプト
ラップの起動処理を行う。

Ｅステージ（３５）で分岐が生じたときは分岐先アドレ
スがＥＢ（１４３）　からＣＡババス１０４）　を通じ
てＴＰＣ（１３４）に転送に転送されてくる。ｐｃ計算
部（５３）はこの値とゼロを加算して結果をＰＯババス
１０５）からＴＩ’Ｃ（１３４）、［］ＰＣ（１３５）
に書き込む、これでｐｃ計算部（５３）の初期化が完了
する。この初期化の処理はＥステージ（３５）で分岐が
生じた最初の単位デコード処理とオーバーラツプしてな
される。なお、ＱＩＮＰＣ（１１５）、Ｃへ＾（１４２
）　　にはＣババス（１０４）　　よりＴＩ’Ｃ（１３
４）に値を取り込む際に同じ値がセットされる。

（４，７）プリブランチ命令に対するオペランドアドレ
ス計算部の動作 プリブランチ命令に対して、Ｄステージ（３２）がプリ
ブランチ処理を行わなかった場合、オペランドアドレス
計算部（５４）がブリブランチ命令の分岐先アドレスを
計算する０分岐先アドレスの計算は、Ａバス（１０３）
　　より転送されてくる八ＰＣ（１３６）の値と［１１
５１’バス（１００）より転送されてくる分岐変位値を
アドレス加算器（１２４）で加算することにより行われ
る。計算された分岐先アドレスはＥステージ（３５）に
伝えられる。Ａステージ（３３）で、オペランドアドレ
ス計算部（５４）を使用した分岐先アドレスの計算の際
は、奇数アドレスジャンプトラップの検出は行わない、
Ｅステージ（３５）に転送される分岐先アドレスが奇数
であることにより、奇数アトレースジャンプトラップの
情報が伝えられるのである〉Ｄステージ（３２）がプリ
ブランチ処理をした場合、１１ｃｃ命令、へＣＢ命令に
対しては、Ａステージ（３３）がそのプリブランチ命令
に引き続くアドレスにある次の命令のｐｃ値を計算する
。計算結果はＥステージ（３５）に伝えられ、プリブラ
ンチが間違っていたときの再度の分岐先アドレスとして
使用される。

Ｂｅｅ命令など、Ｄステージ（３２）で１ステツプコー
ドにデコードされる命令に対しては、Ａバス（１０４）
より転送されてくるＡＰＣ（１３６）の値に補正値バス
（１０２）から転送されて＜ｊＢｃｃ命令の命令長を加
算して、加算結果をへ〇バス（１０６）　よりＦＡ（１
２７）　に書き込む、ステップコードが２つ以上に分か
れるフォーマントをもつ＾ＣＢ命令に対してはりＩＳＰ
バス（Ｉｏｏ）　より転送れてくる最後のステップコー
ドの先頭アドレスであるＴＰＣ（１３４）の値と補正値
バス（１０２）から転送されてくる最後のステップコー
ドのデコードで使用した命令コードの長さを加算して、
加算結果をへＯバス（１０６）　よりＦＡ（１２７）　
に書き込む。

ＢＳＲ命令についてはプリブランチは必ず正しいわけで
あるが、リターンアドレスとして８ＳＲ命令のアドレス
が必要なためオペランドアドレス計算部（５４）でアド
レス計算を行う、　ｌｌ５Ｒ命令のフォーマ、トは第３
３図に示す、第３３図で＃ｄＳはＢＳＲの分岐変位を３
２ビツトの２進数で指定するフィールドであるＢＳＲＤ
ステージ（３２）で１ステツプコードにデコードされる
命令であり、Ｂｃｃ　と同様にＡバス（１０３）　より
転送されてくる八ＰＣ（１３Ｇ）の値と補正値バス（１
０２）より転送されてくるｎｓＲの命令長との加算を行
う、また、ＢＳＨの命令に対するリターンアドレス計算
の手法はＴＩ？ＡＰ　（無条件トラップ）命令と丁ＲＡ
Ｐ／ｃｃｃｃ　（条件トラップ）命令でも使用される。

ＴＲＡＰ＾命令、ＴＲＡＰ／ｃｃｃｃ命令もＤステージ
（３２）で１ステンプコードにデコードされる命令あり
、Ｂｃｃ　と同様に７ドレツシングモード指定フイール
ドを待たず、オペランドアドレス計算部（５４）はこれ
らの命令のオペランドアドレスの計算は行わない。ＴＲ
ＡＰ八命令へＴＲＡＰ／ｃｃｃｃ命令のフォーマントは
第３４図に示す。第３４図で（３０１）　はＴＲＡＰ八
命令へフォーマット、（３０２）　はＴＲＡＰ／ｃｃｃ
ｃ命令のフォーマットである。第３４図で＃ｄ４はＴＲ
ＡＰＩＩ　命令のベクトル値指定フィールドであり、ｃ
ｃｃｃ（３０３）はトップ条件指定フィールドであるＴ
ＲＡＰＡ　、　ＴＲＡＰ／ｃｃｃｃではオペランドアド
レスの計算を行わないかわりに、これらの命令のＰＣ値
であるＡＰＣ（１３Ｇ）と補正値バス（１０２）より転
送されてくるこれらの命令の命令長との加算を行う。

（４，８）各分岐命令の処理方法の詳細本発明のデータ
処理装置がプリブランチを行う命令についてここでまと
める。

（４，８，１）ＢＩＩ八命へ ＢＲＡ命令は無条件分岐命令であり、実行されると必ず
分岐を起こす。

１目昌命令は必ず分岐を起こすためＤステージ（３２）
では分岐子７Ｉｔｑビットによらず必ず分岐すると判断
してプリブランチ処理をする。へステージ（３３）、Ｆ
ステージ（３４）では［ｌＲＡ命令はそのまた転送され
、ＥＩＴ検出があったどうかを示すフラッグとＰＣ値だ
けがＢステージ（３５）に転送されていく。Ｅステージ
（３５）に転送されてい＜、Ｅステージ（３５）ではＩ
ＩＲ八に対して分岐処理しない。

（４，８，２）［ｌＳＲ命令 ［ＩＳＲ命令はサブルーチン分岐命令であり、実行され
ると［１Ｓ１１の次のアドレスにある命令のＰＣ値をス
タックにブツシュして、必ず分岐を起こす。命令フォー
マットは第３３図に示されている。

ａｓｐ命令は必ず分岐を起こすためＤステージ（３２）
では分岐予測ビットによらず必ず分岐すると判…ｉして
プリブランチ処理をする。Ａステージ（３３）ではＡＩ
’Ｃ（１３６）と［１ＳＩｌの命令長を加算してサブル
ーチンからのリターンアドレスを計算する。計算された
リターンアドレスはｎｓｒ＋のオペランドとじてＥステ
ージ（３５）に渡される。Ｅステージ（３５）ではＢＳ
Ｒ命令に対してリターンアドレスをスタックにブツシュ
し、分岐処理しない。

（４、８、３）　［ｌｃｃ命令 ［１ｃｃ命令は条件分岐命令で、命令フォーマントは第
３５図に示す０分岐条件ｃｃｃｃ　（３０４）　は４ビ
ツトのフォーマットである。分岐条件は第３５図の分岐
条件ｃｃｃｃ（３０４）の最下位ビットがｒＯＪかｒｌ
Ｊかにより、分岐条件を正反対にするようになっている
。＃ｄＳは分岐変位を３２ビツトの２進数で指定するフ
ィールドである。

１１　ｃ　ｃ命令は分岐確率は過去の実行履歴にかなり
依存するため、Ｄステージ（３２）では分岐予測テーブ
ル（１１３）から出力される分岐予測ビットの値に従い
、分岐するかどうかを判断する。　ｌ１ｃｃ命令の分岐
確率の実行履歴依存性についても上記のＪ。

Ｋ、　　Ｆ　、　Ｌｅｅ、　Ａ、　Ｊ　、　Ｓｍ１ｔｈ
、　ｒＢｒａｎｃｂ　Ｐｒｅｄｉｃｔｉｏｎ　Ｓｔｒａ
ｔｅｇｉｅｓ　ａｎｄ　Ｂｒａｎｃｈ　ＴａｒＢａｔ　
Ｂｕｆｒａｒ　ＤｅｓｉｇｈＪ　、［ＩＥＥＩＥ　Ｃｏ
ｍｐｕｔｅｒ、　Ｖｏｌ、　１７．　Ｎｏ、　１．　Ｊ
ａｎｕａｒｙ＋１９８４、　　で詳しく述べれれている
。

分岐予測ビットが「分岐する」を示している場合にはＤ
ステージ（３２）でプリブランチ処理を行う。

プリブランチが行われた場合には、分岐条件生成回路（
１１４）で第３５図の分岐条件ｃｃｃｃ（３０４）の最
下位ビットが反転されてＥステージ（３５）に渡される
ため、Ｅステージ（３５）ではＤステージ（３２）でプ
リブランチ処理が行われたかどうかにかかわらず、渡さ
れた分岐条件に従いＢｃｃ命令を実行すればよい、もし
Ｅステージ（３５）でｌ１ｃｃ命令が分岐を起こした場
合には、Ｄステージ（３２）での分岐予測が誤っていた
わけであるから、分岐予測テーブル（１１β）をアクセ
スし、０ＰＣ（１３９）で示される場所の分岐子Ｗｌｌ
ｌ　Ｉａ！歴の反転を行う０分岐駅歴の更新はＥステー
ジ（３５）で［ｌｃｃ命令が分岐を起こしたときだけし
か行われないため、Ｄステージ（３２）の分岐予測テー
ブル（１１３）の参照動作がＥステージ（３５）の更新
に妨げられることはない、Ｅステージ（３５）で分岐が
起きた直後はＤステージ（３２）はＩＦステージ（３１
）からの命令コード待ら状態となる０分岐履歴の書換え
は、この命令コード待ち状態の間に行われる。

Ｂｃｃ命令がプリブランチ時に奇数アドレスジャンプト
ラップを検出しており、Ｅステージ（３５）で分岐を起
こさなかったときは奇数アドレスジャンプトランプを起
動する＊　Ｂｃｃ命令がプリブランチ時に奇数アドレス
ジャンプトラップを検出していてもＥステージ（３５）
で再び分岐を起こしたときはプリブランチ時の奇数アド
レスジャンプトラップ検出は無視される。この機能によ
り分岐処理を行わないＢｃｃ命令の実行により、奇数ア
ドレスジャンプトラップが検出されることはなくなる。

（４，８，４）へＣＯ命令 ＭＣＩＩ命令はループのプリミティブとして使用される
命令である。　ＡＣＢはループ制御変数を増加して、比
較し、条件ジャンプを行う命令である。

八ＣＢのフォーマットは第３６図に示す、第３６図でＲ
ａＲは一般形のアドレッシングモードでループｆｌＪｌ
　？Ｉｌ変数に加１γする値を指定するフィールド、Ｅ
ａ９ｘは一般形アドレッシングモードでループ制御変数
の比較対象値を指定するフィールド、ＲＢＩＩＸはルー
プ制御ｎ変数の存在する汎用レジスタ番号を指定するフ
ィール１゛、＃　ｄｓ８は分岐変位を８ビツトの２進数
で指定するフィールドである０ＭＣＩＩはＤステージ（
３２）で３ステツプコ一ド以上に分解されてパイプライ
ン上を流れる命令である。

ＡＣｎ命令は分岐する確率が高いため本発明のデータ処
理装置ではこの命令に対して分岐予測ピントにかかわら
ず、分岐すると判断してプリブランチ処理を行う。

この命令はステップコードが３つ以上（多段間接アドレ
ッシングモードが含まない場合に３つ）になるため、プ
リブランチ処理を最後のステップコードをＤステージ（
３２）が出力するとき行う。Ｄステージ（３２）ではΔ
ＣＯのＰＣ値である旧’Ｃ（１３５）の内容と命令デコ
ーダ（１１１）から１）ＩＳＰバス（１００）を通して
出力される分岐変位を加算することにより、プリブラン
チ処理を行う、Ａステージ（３３）ではプリブランチが
間違っていたときにそなえ、ＡＣ［ｌ命令の次のアドレ
ス命令のｒ’ｃ（ａを計算するとき、ＴＰＣ（１３４）
からＤＩＳＰバス（１００）を通して転送された最後の
ステップコードのデコードに使用した命令コードの先頭
番地と、補正値バス（１０２）を通して転送された最後
のステップコードのデコードに使用した命令コードの長
さを加算する。

この命令に対してはＤステージ（３２）で必ずプリブラ
ンチが行われているので、Ｅステージ（３５）では、分
岐条件の判断を常に逆に行う、プリブランチ処理が誤っ
ていた場合、Ｅステージ（３５）で分岐が起こる。しか
し、この命令は分岐予測テーブル（１１３）に従ってプ
リブランチをするものではないので、プリブランチが間
違っていた場合でも分岐ｆｆ歴の書換えは行わない。

またはこの命令に対してＤステージ（３２）でのプリブ
ランチ時に奇数アドレスジャンプ例外が検出されたとき
その検出は［ｌｃｃ命令と同様にパラメータでＥステー
ジ（３５）に伝えられる。Ｅステージ（３５）に伝えら
れた奇数アドレスジャンプトラ・ノブはやはりＢｃｃ命
令と同様にＥステージ（３５）で分岐が行われたときに
は起動されず、分岐が行われなかったときに起動される
。この機能により分岐処理を行わな＆ｌＣＢ命令の実行
により、奇数アドレスジ＋ンフ゛トラフブが４６出され
ることはなくなる。

（５）本発明の他の実施例 上記の実施例では、デコーダ（１１１）からｐｃ計算部
（５３）やオペランドアドレス計算部（５４）に、命令
デコードに使用した命令コードの長さを転送するために
、補正値バス（１０２）と命令長バス（１０１）の２つ
のバス用いているが、例えば補正値バス（ｌＱ２）から
ｐｃ計算部（５３）への入力経路を設けて、命令長バス
＜１０１）を廃止してもよい。

また、上記の実施例ではへＣＢ命令のプリブランチ処理
でＴＰＣ（１３４）　ノ値を［１１ＳＰハス（１０２）
を通して、オペランドアドレス計算部（５４）に転送す
る例を述べたが、コノＴＰＣ（１３４）　ノ値の転送Ｌ
ｊ：　Ａ　ハス（１０３）で行ってもよい。

〔発明の効果〕

本発明のデータ処理装置では上記のように１ステツプコ
ードで処理されるｎＲＡ命令、［ｌＳＲ命令、［１ｃｃ
命令に対しても複数のステップコードになるへＣＯ命令
に対してもＤステージ（３２）で分岐処理を行うので、
多くの分岐命令に対してパイプライン処理の乱れを少な
くできる。

第７図にプリブランチを行う本発明のデータ処理装置で
プリブランチ命令が実行された場合に、パイプライン中
を流れる命令の様子を示す。第７図では命令３及び命令
１２は分岐命令であり、本発明のデータ処理装置のプリ
ブランチ処理の対象になる命令である。

命令３がＤステージ（３２）でデコードされ、ブリブラ
ンチすると判断されると、Ｄステージ（３２）では次に
ｐｃ計算部（５３）で分岐先命令のｐｃ値を計算する０
次に分岐先命令力月Ｆステージ（３１）によりフェッチ
され、パイプライン処理対象が早期に命令１１に切り替
わる。命令４は処理キャンセルされる。

Ｄステージ（３２）、ＩＰステージ（３１）がプリブラ
ンチ処理を行っている間もパイプライン上を先行する命
令１や命令２は処理を続行する。結果、命令３がＥステ
ージ（３５）で処理されてから２命令処理分の時間後に
命令１１がＥステージ（３５）で処理される。これは、
第６図に示すように、プリブランチ処理を行わない従来
のデータ処理装置で無駄時間が４命令処理分であったの
に比べ、本発明のデータ処理袋；αが無駄時間を半減し
ていることを意味する。

このようにプリブランチはデータ処理装置の高速化に非
常に有効な技術であり、なるぺ（多くの分岐命令に対し
てプリブランチを行うことが重要である０本発明では、
ｐｃ計算部（５４）とオペランドアドレス計算部（５４
）にわずかなハードウェアの迫力１ｊだけで、ｌステッ
プコードで処理されるＩｌｌ？Ａｌｌ５Ｒ命令命令に対
しても複数ステップコードになるＡＣｎ命令に対しても
プリブランチ処理を行うことを可能にし、処理速度が大
幅に高速化されたデータ処理装置を得ている。

また、分岐予測テーブルの四換えをＢｃｃ命令に対して
Ｅステージ（３５）で分岐が行われたとき、次＜７）Ｄ
ステージ（３２）で分岐予測テーブル（１１３）のアク
セスが必要になるまでに、分岐ｒ−歴の更新を行うこと
が可能であり、Ｄステージ（３２）とＥステージ（３５
）が分岐予測テーブル（１１３）のアクセスの競合でパ
イプライン処理が滞ることによるデータ処理装置の処理
速度低下を防ぐことができる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の分岐命令処理回路の
図、第２図は本発明のデータ処理装置の全体ブロック図
、第３図は本発明のデータ処理装置のパイプラインステ
ージ概要図、第４図は本発明のデータ処理装置の分岐予
測テーブル詳細図、第５図は従来のデータ処理装置のパ
イプラインステージ概要図、第６図は従来のデータ処理
装置での分岐命令処理の様子を示す図、第７図は本発明
のデータ処理袋；ｄでの分岐命令処理の様子を示す図、
第８図は本発明のデータ処理装置のメモリ上での命令の
並び方を示す図、第９図から第１７図は本発明のデータ
処理装置の命令フォーマットの図、第１８図から第３１
図は本発明のデータ処理装置のアドレッシングモードの
説明図、第３２図は本発明のデータ処理装置の命令フォ
ーマントの特徴を示す図、第３３図はｌｌ５Ｒ命令のフ
ォーマント図、第３４図はＴＲＡＰＡ　、　ＴＲＡｆ’
　／　ｃｃｃｃ命令のフォーマント図、第３５図はＢｃ
ｃ命令のフォーマット図、第３６図はＡＣｎ命令のフォ
ーマット図である。 （５２）は命令デコード部、（５３）はＰＣ計３γ部、
（５４）はオペラン１゛アドレス計算部、（５６）はデ
ータ演算部、（１００）　　はＤ　Ｉ　３１１バス、（
１０２）　　は補正値バス、（１０３）はへバスを示す
。 代理人　　　大　　岩　　増　　雄 第４図 第７図 １Ｆ　　償１鞍＠３＠４　術ＩＩ　＃　＠１３　　匈１
俊Ｄ　　侶ｊ＠２拘直１　■ＩＴ帽に１柑ＩＡ　　　射
１　＠２＠３　　　＠ｎ　＠ｔ２Ｆ　　　　　　　併１
８２　倍３　　　　射ｔｒ　＠ｔｚＥ　　　　　鼾南浦
３ｔ工間竹・・締２綺闇 第８図 （アドレス〉 第９図 第１０図 第１１図 第１２図 ｂｙｔｅ：　　　　　　　Ｎ−ｆ２　　　、、　、　　
　Ｎ＋２Ｍ−Ｉ第２４図 （Ｓｈ）　　　区■画口 （Ｆａ）ロＥ工戸口 第２ｊ図 （ｓｈ）　　　−丁■口 （ＥΔ）口惚Ｔ−一 第２６図 （Ｆａ）　　　ｌ　　ｇｌ−一ニク１勿１号ヨニニニニ
３　　　　、ｒ工Ｉ／Ｆｋ＝Ｉｔ＝、　　ＦＭＥ第２７
図 （（ｈ）４ＴＥＥＪＪＪＪ　　Ｅ、７二う？勿ス号丁ヲ
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００００　　　　　ｔｒＩ　Ｉ　　　　ＥＸ！ｉ　ａｔ
ｅニア１コ−ＩＭＥ　　　、、、：１３−’ｐ−ｅｆ７
ニニニニ１第２８図 （Ｓｈ）　　　　　Ｅ■［［］５でフ：］［二二山１更
３ＪＥ二二丁］　　・　７Ｅニラゴスロダ！己）ニニニ
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２９図 ｂｙｔｅ：　　　　０ ［（［］＝Ｐ号１＝＝■コ囚Ｉ了蓚アｎり三＝＝］：二
二ｌ−二百、−−二］１１　　ｒ−−１ １Ｊ　　　ｌ　　　、Ｊ 昧　巴　巳　　味　０　↓　巳　　派　Ｃ巳麻　○　Ｑ
　Ｑ　○　　６０００　こ／第３０図 第３１図 第３２図 第３３図 ＯＯフ０１０ｔ０　　　　　　　１０１７１１１１　　
　　　　　　　　　　　　　　＃ｄＳ第３４図 ロ■ロ■口］腐灰コ ロ亙＝＝エゴ門ヨコ 第３ｊ図 ００ｃｃｃｃ＋０　　　　　１１１１０＋１０　　　　
　　　　　　　１ｆｄｓ第３６図

Claims (3)

【特許請求の範囲】
1. （１）命令をデコードするデコード機構〔命令デコード
   部（５２）〕と、 プログラムカウンタ値を計算する第１の計算機構〔ＰＣ
   計算部（５３）〕と、 オペランドアドレスを計算する第２の計算機構〔オペラ
   ンドアドレス計算部（５４）〕と、オペランドに対して
   演算を行う演算機構〔データ演算部（５６）〕と、 上記デコード機構から上記第１の計算機構に条件分岐命
   令（Ｂｃｃ命令〕の分岐変位を転送する第１のバス〔Ｄ
   ＩＳＰバス（１００）〕と、上記第１の計算機構から命
   令のプログラムカウンタ値を上記第２の計算機構に転送
   する第２のバス〔Ａバス（１０３）〕と、 上記デコード機構から上記第２の計算機構にデコードし
   た命令の命令長を転送する第３のバス〔補正値バス（１
   ０２）〕と、を備え、 上記第１の計算機構で上記条件分岐命令のプログラムカ
   ウンタ値と上記第１のバスで転送した上記条件分岐命令
   の分岐変位を加算し、 上記第２の計算機構で上記第２のバスで転送した上記条
   件分岐命令のプログラムカウンタ値と上記第３のバスで
   転送した上記条件分岐命令の命令長を加算することを特
   徴とするデータ処理装置。
2. （２）分岐命令（ＡＣＢ命令〕を２回以上の複数回の単
   位デコード処理に分けてデコードするデコード機構〔命
   令デコード部（５２）〕と、 上記デコード機構が単位デコード処理する命令コードの
   切れ目のアドレス値を保持する第１のラッチ〔ＴＰＣ（
   １３４）〕と、上記デコード機構がデコードする命令の
   プログラムカウンタ値を保持する第２のラッチ〔ＤＰＣ
   （１３５）〕と、上記第１のラッチと上記第２のラッチ
   のどちらかの内容を選択的に第１の入力とする加算器〔
   ＰＣ加算部（１３２）〕とをもち、プログラムカウンタ
   値を計算する第１の計算機構〔ＰＣ計算部（５３）〕と
   、 オペランドアドレスを計算する第２の計算機構〔オペラ
   ンドアドレス計算部（５４）〕と、オペランドに対して
   演算を行う演算機構〔データ演算部（５６）〕と、 上記デコード機構から上記第１の計算機構に上記分岐命
   令の分岐変位を転送する第１のバス〔ＤＩＳＰバス（１
   ００）〕と、 上記デコード機構から上記第２の計算機構に上記複数回
   の単位デコード処理の最後の単位デコード処理で上記デ
   コード機構がデコードした命令コードの長さを転送する
   第２のバス〔補正値バス（１０２）〕と、を備え、 上記第１の計算機構で上記第２のラッチの内容と上記第
   １のバスから転送された上記分岐命令の分岐変位を加算
   し、 上記第２の計算機構で上記第１の計算機構より転送され
   た上記第１のラッチの内容と上記第２のバスから転送さ
   れた上記命令コードの長さを加算することを特徴とする
   データ処理装置。
3. （３）条件分岐命令の分岐履歴を保持する分岐履歴テー
   ブル〔分岐予測テーブル（１１３）〕と、命令のデコー
   ドと、条件分岐命令に対して上記分岐履歴テーブルの出
   力に従い、第１の分岐処理〔プリブランチ〕を行うかま
   たは上記第１の分岐処理を行わないがどちらかの動作と
   、を行う機能をもつ第１のパイプラインステージ〔Ｄス
   テージ（３２）〕と、 条件分岐命令に対する分岐条件に従い、第２の分岐処理
   〔Ｅステージでのブランチ〕を行うかまたは上記第２の
   分岐処理を行わないかどちらかの動作と、を行う機能を
   もつ第２パイプラインステージ〔Ｅステージ（３５）〕
   と、 をパイプライン動作させる機能と、を備え、上記第２の
   パイプラインステージは、 上記第２の分岐処理が行われたとき上記分岐履歴テーブ
   ルをアクセスして分岐履歴を更新し、上記第２の分岐処
   理が行われなかったときは上記分岐履歴テーブルのアク
   セスを行わず、上記第１のパイプラインステージが上記
   分岐履歴テーブルをアクセスすることを妨げない、 動作をすることを特徴とするデータ処理装置。