JPS58125148A - 条件付きブランチ命令の予測装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の技術分野 本発明はデータ処理の技術分野に属し、具体的にはブラ
ンチ命令の予測に関している０更に具体的には、本発明
は計算システムにおし・て条件付きブランチ命令の結果
に対する予測の正確性を改善する装置に関する。

背景の技術 大部分のプロセッサにおいて、条件付きブランチ命令は
実行（Ｅ）ユニットで分解される。かくて、条件付きブ
ランチ命令のデコーディングとその実行／分解との間に
は、数サイクルの遅れが存在する。これらサイクルの潜
在的損失を克服する試みとして、デコーダは次にどの命
令をデコードすべきかについて予測する。多くのパイプ
ライン式プロセッサは、命令フィールドに従ってブラン
チ命令を分類する。ブランチ命令がデコードされる時、
ブランチ命令の結果が、その種類に基いて予測される。

既知σ矧１算システムにおし・て、命令のブリフェッチ
について履歴をとることにより、ブランチの不利点を減
少させようとする試みがなされた。ブランチ履歴テーブ
ル（ＢＩＴ）は、テーブルにアクセスするため、ブリフ
ェッチされている命令ストリームのアドレスを使用する
。もし取られたブランチが前にそのアドレスで遭遇され
ていれば。

テーブルはその事実を表示し、更にその前の実行におけ
るブランチの目標アドレスを与える。ブランチはその過
去の行動を繰返す可能性が高いから上ＲＬの目標アドレ
スは命令のブリフェッチを再び実行させるために使用さ
れる。このような解決法の利点は、それがブランチに関
連した全ての遅延を除去する可能性を有することである
。しかし、ブランチの不正確な予測に起因する遅延や、
ブランチ目標のためにキャッシュ・アクセス時間に起因
する遅延が存在する。ＢＨＴＯサイズは、予測の正確性
が８０％のオーダーに達するほど大きいことを必要とす
る。テーブルは、そのような正確多数のエントリイを含
まなければならない。更に、そのようなエンドｖイの幅
は大きい。何故ならば、それは命令アドレス（テーブル
にアクセスするために使用される）と比較するための一
致フイールドと、目標アドレスの全体を含むからである
１、先行技術において、いくつかの命令ブリフェッチ機
構が知られている。それらの各々は利点及び欠点を有す
る。Ｓｕｓｓｅｎｇｕｔｈ　　による米国特許３５５９
１８５はＢＨＴを使用した命令プリフェッチ機構を開示
している。この特許によれば、命令ストリーム中で特定
の命令が生りたことを認識し、その命令ストリームを変
更する装置が設けられる。また、メイン・メモリからの
命令を受取るフェッチ・レジスタが設けられる・更に、
特定の命令のアドレス、及びフェッチされるべき次の命
令のアドレスを含むブリフェッチ・シーケンス制御レジ
スタが設けられる。フェッチΦレジスタにある命令アド
レスと、プリフェッチ舎シーケンス制御レジスタにある
命令アドレスは、連続的に比較される。これらの命令ア
ドレスが一致すると、ブリフェッチ・シーケンス制御レ
ジスタから第２のアドレスがフェッチ・レジスタへ転送
され、メモリから命令が引出される。プリフェッチ−シ
ーケンス制御レジスタにあるアドレスと、他の関連レジ
スタにあるアドレスが一致すると、上記の動作を禁市し
て、関連レジスタから７エツチ・レジスタへアドレスを
与える手段が設けられている０）１ｕｇｈｅｓ　その他
による米国特許４２００９２７は、命令フィールドに基
いて追加的ブランチ命令の結果を予測するマルチ命令ス
トリーム・ブランチ処理機構を開示している。

Ｈｏｒｉｋｏｓｈｉその他による米国特許３９４０７４
１は、ブランチ命令を含む複数の命令を処理するための
情報処理装置を開示している。複数のブランチ命令及び
ブランチ目標命令のブランチ目標アドレスを、ブランチ
目標アドレスと対応した関係で記憶するルート・メモリ
が設けられ、このルートφメモリは、所与の命令の中に
あるアドレスによって参照される。それによって、対応
するブランチ目標アドレスにあるブランチ目標命令が読
出される。即ち、Ｈｏｒｉｋｏｓｈｉその他による特許
は、予測目的のために、ブランチ命令の目標のアドレス
を利用する。複数の異ったブランチ命令が同一のブラン
チ目標アドレスを有してよいから、所与のブランチ命令
の結果の予測は、異ったブランチ命令の結果に基いてな
されてよいことがわかる。

本発明に従えば、ブランチ命令の命令フィールドではな
く、その前の実行に基いて条件付きブランチ命令の結果
を予測する装置が実現される。即ち、予測はブランチ命
令それ自体のアドレスに基いて行われ、ブランチ命令の
目標のアドレスに基いて行われるのではない。条件付き
ブランチ命令の結果の予測は、所与のメモリ・ロケーシ
ョンにブランチの結果の履歴を記録しているテーブルを
使用して実行される。ブランチ履歴テーブル（ＢＩＴ）
ではなく、デコード時間履歴テーブル（ＤＨＴ）が使用
される。ＤＨＴは条件付きブランチ命令の結果のみを予
測し、その目標アドレスを予測しない。かくて、それは
、目標アドレスが利用可能である時、デコード時間にお
けるブランチ結果を予測するため使用されることができ
るだけである。条件付きブランチ命令のデコーディング
の間、テーブルはそのメモリ・アドレス又はブランチ命
令それ自体の成る部分を使用してアクセスされる。テー
ブルは、ブランチの結果の履歴をテーブル・サイズの大
きさに至るまでのメモリ・ロケーションに記録する。組
合せ回路は、テーブルによって与えられたブランチ履歴
から予測を決定する。このメカニズムめ簡単なものは、
それぞれのブランチ・ロケーションの最後の結果のみヲ
紀憶スることである。この場合、テーブルからの出力は
、そのまま予測として使用される。もしテーブルによっ
て、ブランチが最後にとられたこと又は失敗したことが
示されると、予測はそれぞれブランチが成功したか又は
成功しなかったかを推量することである。テーブルは、
ブランチ命令の最後の実行時における結果を常に反映す
るだめ、更新される。テーブルは、省略予測を与えるた
め初期設定される。ＢＨＴと対比して、ＤＨＴは命令の
デコードサイクルの間−にアクセスされ（第」図のステ
ージ■）、ブランチ結果のみ（目標アドレスではなく）
を予測する。ブランチ予測の正確性を増すことのみが意
図されており、ブリフェッチのだめの目標アドレスを与
えることは意図されていない。

本発明の要約 所与の条件付きブランチ命令の結果を予測する装置を含
む計算システムが実現される。各条件付きブランチ命令
がデコードされ、命令のデコード・サイクルの間、ブラ
ンチ命令それ自体のメモリ・アドレスの少なくとも１部
分を使用して、デコード時間履歴テーブルがアクセスさ
れる。デコード時間履歴テーブルは、そのメモリ・ロケ
ーションに、各条件付きブランチ命令の結果の履歴を記
録する。デコード時間増歴テーブルは、各条件付きブラ
ンチ命令の前の実行時における結果を反映するために更
新される。所与の条件付きブランチ命令の結果は、デコ
ード時間履歴テーブルに記録されるように、デコード・
サイクルの間にアクセスさねだ時、ブランチ命令がその
前の実行段階でとら才またかとられなかったかに基いて
予測される。

実施例の説明 本発明に従うＤＨＴと米国特許６５５９１８３に説明さ
れるよりなりＨＴとの概念的差異を簡単に説明する。２
つのテーブル間の最も重要な区別だけを示す。第」図に
示されるように、中能率中火処理ユニツ）（ＣＰＵ）に
おける主たる命令処理ステップは、命令のプリンエッチ
（ステージＩ）、命令のデコード及びオペランド・アド
レスの発生（ステージ■）、オペランドのブリフェッチ
（ステージ肝）、命令の実行（ステージｒｖ）、結果の
記憶（ステージ■）である。ＢＨＴを介してブランチ履
歴を使用するＣＰＵは、ブリフェッチさｉ１４［うとし
ている命令ダブル・ワード中に前に実行さ才１かつブラ
ンチを生じたブランチ命令があるかどうかを検出する。

これは命令ブリフェッチ・アドレス（ブリフェッチされ
つつある命令ダブル−ワードのアドレス）でＢＨＴをア
クセスすることによってなされる０テーブル・エントリ
イは２つの部分を有する。即ち、命令ダブル・ワード・
アドレスと、ダブル・ワードが前に使用された場合に、
そのダブル・ワードにおいて取られたブランチの目標に
対するダブル・ワード・アドレスである（・第２図参照
）。もしプリフェッチされつつある命令ダブル・ワード
のアドレスがテーブル中に存在すれば、テーブルは、テ
ーブル中の関連した目標アドレスを、命令ブリフェッチ
・ユニットへ与える。このアドレスは、ブランチ命令が
前に実行された時と同じように動作する（ブランチがと
られるか、とられないか）と（・う仮定の下で、次の命
令ダブル・ワードをプリフェッチするために使用される
。即ち、ＢＨＴは、ブランチがステージ■で検出（デコ
ード）される前に、ステージＩで目標アドレス及びブラ
ンチ（条件付き及び無条件の）の結果を予測する。これ
に対して、　　ＤＨＴの内容は異っている。それは、ブ
ランチがステージ■で検出（デコード）された後、条件
付きブランチの結果だけを予測する。これについては、
第３図乃至第５図を参照して、詳細に説明する０ここで
、本発明に従うＤＨＴのブロック図である第３図を参照
する。命令アドレス・レジスタ２は、現在デコードされ
つつある条件付きブランチ命令を含む。このレジスタは
プログラムＯメモリ（図示せず）から初期設定され、続
いてデコードされつつある命令のアドレスを示すため更
新される０例えば、アドレスは５バイトの幅であり、第
１及び第２のバイト（マツチ・フィールド）はアドレス
待ち行列４の左方部分へ与えられ、バイト５（ＤＨｖ′
読出アドレス）は、待ち行列４の右方部分へ与えられか
つ読出アドレスとして履歴テーブル６へ与えられろ。ア
ドレス待ち行列４及び履歴テーブル６は、任意の標準的
記憶装置（例えばレジスタ）であってよい。例えば、テ
ーブル６は２５６個のエントリイを有するテーブルであ
るとする。アドレス待ち行列４は十分のステージを有し
、待ち行列の最下部にあるアドレスは、現在実行さ才１
つつあるブランチ・アドレスに対応するＯＪＦ込アドア
ドレス信号−ブル６への線８上に与え実行されつつある
条件付きブランチ命令を更新するため、線１０を介して
テーブル６−＼与えられる。実際には、マツチ・フィー
ルドはゼロ・ビットを有してよい。

その場合、待ち行列４の左方部分、テーブル６の左方部
品、比較回路１２、ＡＮＤゲート３２、ＯＲゲート４６
、線４２．１０．１１．２８．５０，１４は除去される
。線４４はブランチ結果予測線となる。これらの単純化
は第４図及び第５図に対しても適用される。

テーブル６はマツチ・フィールド部分と履際ビット部分
とを含む。線１１上のマツチ・フィールドの出力は、比
較回路１２の第１人力へ与えられる。マツチ・フィール
ド（命令アドレス・レジスタのバイト１および２）は、
線１４を介して比較回路１２の第２人力へ与えられる。

テーブル６からの履歴ビットは、線１６を介して組合せ
回路１８及び履歴待ち行列２０へ与えられる。待ち行列
２０は、レジスタの如き任意の記憶形の装置であってよ
い。履歴待ち行列の出力は線２２を介して訂正回路２４
の第１人力へ与えられる。訂正回路２４は、線２６を介
１−て実行ユニット（図示せず）からブランチ予測エラ
ー信号を与えられろ〇 不一致信号及び一致信号は、比較回路１２から線２８及
び３０を介して、それぞれＡＮＤゲート３２及び３４へ
与えられる。ＡＮＤゲート３２は、命令デコード・ユニ
ット（図示せず）から線３６ケ介り、−Ｃその第２人力
へ省略ブランチ予測信号を！ｌえられる。ＡＮＤゲート
３２の第３人力、及びＡＮＤゲート５４の第２人力へは
、命令デコード・ユニット（図示せず）からの条件付き
ブランチ・デコード信号が、ゲート信号として与えられ
る。

ＡＮＤゲート６４への第６人力は、線４０を介して組合
せ回路１８の出力から来る。ＡＮＤゲート３２及び５４
からの信号出力は、それぞれ線４２及び４４を介してＯ
Ｒゲート４６の第１及び第２人力へ与えられろ。ＯＲゲ
ート４６の出力は、線４８を介して命令フェッチ・ユニ
ット（図示せず）へブランチ結果予測信号として与えら
れる。それは、デコードされつつある条件付きブランチ
命令の結果を予測するためである。

アドレス待ち行列４及び履歴待ち行列２０は、先入れ先
出し待ち行列であり、命令ユニットによって成功裡にデ
コードされたが実行を完了してし・ない条件付きブラン
チ命令に関連した情報を含む。

情報はこれらの待ち行列の一端から入り、低いポジショ
ンにある情報と重なることなく、各サイクルで１ポジシ
ヨンだけ下方ヘシフトする。待ち行列の最下部にある情
報は、関連した条件付きブランチが分解されろ時（典型
的にはＥユニットにおいて）除去される。これら待ち行
列の中にあるポジションの数は、■ユニットが成功裡Ｃ
てデコードする事のできる未決定の（分解されていない
）条件付きブランチ命令の数である。前述したように、
待ち行列はレジスタの如き任意の記憶装置から構成され
てよい。

テーブル乙のエントリイは２つの部分を有する〇履歴ビ
ット部分は、条件付きブランチ命令の履歴を記録する。

上記ブランチ命令の命令アドレスはそのエントリイヘマ
ツプされる。マツチ・フィールド部分は、エントリイが
テーブルで作られた時、マツピングで使用されない命令
アドレス・ビットを含む。テーブルのマツチ・フィール
ドには、成るビットのみを保存することが可能であり、
またビットを保存しないことも可能である０エントリイ
・アドレスがテーブルへ与えられ、かつ読出アクセスが
なされる時、エントリイ中のマツチ・フィールド及び履
歴ビットが読出される。マツチ・フィールド及び履歴ビ
ットの数は任意であり、装置の動作に影響を及ぼさない
。保存しかつ使用する最も単純な履歴ビットは１ビツト
を含み、その２進の１はブランチがとられたことを示し
、２進の０はブランチがとられなかったことを示す。図
示された実施例では、便宜上、テーブルは１サイクルで
２度アクセスされるものと仮定する◎最初の半サイクル
は予測のための読出アクセスに使用され、次の半サイク
ルは訂正のための書込アクセスに使用される〇 以下の説明において、全ての条件付きブランチはＩ）　
ＨＴを使用するものと仮定する。もし予測される条件付
きブランチのサブセットのみがＤＨＴを使用するならば
、ＤＨＴを使用する条件付きブランチは、命令ユニット
によってマークされる必要があり、それによって、もｌ
、　Ｄ　ＨＴを使用しないブランチが誤って予測される
ならば、ＤＨＴは訂正されないＯマツチ・フィールドは
ゼロ・ビットの幅でよい。

これから説明する全ての動作は、各サイクル（特に、条
件付きブランチ命令がデコードされるサイクル）で起る
。もし命令がデコードするのに１サイクルよりも多いサ
イクルを取れば、これらの動作は各サイクルで反復され
る。命令アドレスの低順位のビットは、テーブル乙にお
けるエントリイ・アドレスを与えるために使用される。

命令アドレスをテーブル中のエントリイ・アドレスヘマ
ツプするため、複雑なマツピング会アルゴリズムを使用
することが可能である。読出アクセスはテ・−プルのエ
ントリイーアドレスへなされ、そのエントリイ・アドレ
スにある履歴ビット及びマツチ−フィールドが読出され
る。エントリイ・アドレスを形成するために使用されな
かった命令アドレス・ビットは、マツチ・フィールドの
ビットと比較される。もしそれらが一致すれば、履歴ビ
ットが使用されて、ブランチ結果の予測（ブランチ予測
）が、テーブル６から読出されたばかりの履歴ビットを
使用して、組合せ回路１８によって決定される。最も単
純な場合（１ビツトの履歴）、ブランチは、それが前に
行ったことを履歴ビットが表示するように行うであろう
ことを予測される。

もし一致が存在しなければ、後に詳細に説明するように
、省略ブランチ予測の使用は任意である。

もし条件付きブランチ命令がこのサイクル中成功裡にデ
コードされるならば、ブランチの結果を予測するため、
ブランチ予測が使用される。更に、履歴待ち行列２０の
最上部に履歴ビットがセットされ、命令アドレス・レジ
スタ２のバイト１．２．５にある命令アドレス・ビット
がアドレス待ち行列４の頂部にセットされる。それは、
後にデコードされたばかりのブランチの履歴を記録する
ためテーブル６へ書込むためである。もし条件付きブラ
ンチがデーコドされないか、又は命令が成功裡にデコー
ドされなかった場合、待ち行列はセットされず、ブラン
チ予測は使用されない。ブランチ結果の予測は、ブラン
チのデコード時に条件付きブランチの結果を予測する他
のパイプライン式マシン（例えば米国特許４２００９２
７のマシン）の場合と同じように使用される。

条件付きブランチが分解されようとしている時（典型的
には実行段階において）、アドレス待ち行列の最低位置
はその命令アドレスを含み、履歴待ち行列の最低位置は
、ブランチがデコードされた時テーブル６から読出され
た履歴ビットを含む。

このパラグラフで説明される全ての動作は、条件付きブ
ランチが分解されるサイクルで起る０分解されたばかり
のブランチの正しい履歴が先ず記録される。待ち行列４
の最下部にある命令アドレスは、デコード時間における
読出アクセスと同じプ・ロセスを使用して、ＤＩ（Ｔ中
で書込エントリイ・アドレスを発生するために使用され
る。エントリイ・アドレス中で使用されないビットは、
テーブル中のこのエントリイに対するマツチ・フイール
ドどなる。待ち行列２０の最低部にある履歴ビットは、
もし必要ならば訂正回路２４によって訂正される０訂正
された履歴ピット及びマツチ・フィールドは、テーブル
中の書込エントリイ・アドレスに書込まれる。もしブラ
ンチ予測が誤っていれば、予測エラー・ブランチの通常
の処理が実行ユニット中で起る０更に、待ち行列４及び
２０がクリア（リセット）される。もしブランチ予測が
正しければ、実行ユニット中で通常のブランチ処理がと
られる外に、待ち行列４及び２０が１つのポジションだ
け下方ヘシフトされる。従って、分解されたばかりの正
しく予測されたブランチに関連しまた待ち行列情報は、
待ち行列から除去される０テーブルに対して１サイクル
で１回だけのアクセスが許される場合（読出し又は書込
み）、予測のための読出アクセスよりもテーブルの訂正
が優先順位を与えられる。この場合、条件付きブランチ
のデコーディング及び訂正サイクルが禁止されるか、又
はデコーディングは許されるが、ブランチはＤＨＴＫよ
って予測されず、また待ち行列４又は２０に入れられな
い。

ここで履歴テーブルの１つの動作サイクルを考察する０
現在デコードされつつある条件付きブランチ命令のアド
レスは、命令アドレス・レジスタ２に記憶される。命令
アドレスの５つのバイトはアドレス待ち行列４の最上部
ヘシフトされ、バイト１及び２（マツチ・フィールド）
は比較回路１２の１つの入力へ与えられ、読出エントリ
イ・アドレスである第３バイトは、アドレス及び関連し
た履歴情報を読出すため、テーブル６のマツチ・フィー
ルドへ印加される。読出されたアドレス情報は線１１を
介して比較回路１２の他の入力へ与えられ、履歴ビット
は線１６を介して組合せ回路１８及び履歴待ち行列２０
の最上部へ与えられる０組合せ回路１８は、実施の態様
に応じたアルゴリズムに基いて、線４０上にブランチ結
果予測ピッ゛トを形成するため、線１６上の履歴ピット
を組合せる。例として、具体的なアルゴリズムを後に説
明する。もし命令アドレス・レジスタ２からの２つのバ
イトが、テーブル６のマツチ・フィールドにある２つの
バイトと一致すると（線１１によって示される）、比較
回路１２は２進の１信号をＡＮＤゲート己４の最初の入
力へ与える。この時点で命令はデコードされつつあるか
ら、線５８上の条件付きブランチ・デコード信号は２進
のルベルにあり、ＡＮＤゲート３４は、組合せ回路１８
によって線４０上に形成されたブランチ結果予測ピット
信号を通す。もし命令が実行された最後の時点でブラン
チがとられたならば、線４０上の信号は２進の１であり
、もしブランチがとられなかったならば、信号は２進の
０である。従って、ＯＲゲート４６は、線４０上の予測
ビット信号を、命令フェッチ・ユニットに対するブラン
チ結果予測信号として、出力線４８へ与える。もし予測
ビット信号が２進のルベルにあったならば、命令ユニッ
トはブランチ目標命令ストリームをフェッチし、もしそ
れが２進の０レベルにあったならば、ブランチ目標命令
ストリームはフェッチされない。

次にシステム初期設定時間であった場合、又はレジスタ
２にある命令アドレスがテーブル乙にあるアドレスのい
ずれとも一致しなかった場合を考察する。この場合、比
較回路１２から出る線２８上の不一致信号は２進のルベ
ルにある。もし条件付きブランチ命令がデコードされつ
つあれば、線６８上の条件付きブランチ・デコード信号
は、２進のルベルにある。もしコンピュータ内の他のユ
ニットによって、省略ブランチ予測信号が線シロ上に与
えられるならば、この信号は線４２を介してＯＲゲート
４６へ与えられ、ブランチ結果予測信号として命令フェ
ッチ・ユニットへ与えられる。もし線５６上に省略ブラ
ンチ予測信号が存在しなければ、ＡＮＤゲート３２から
出る線４２上にはゼロ出力が存在し、ブランチ結果予測
信号は２進の０となり、ブランチ目標命令ストリームは
フェッチされない。これは、そのようなブランチ命令で
、ブランチがとられなかったものと推量゛することに等
しい。

動作の第２半サイクルで、待ち行列４の最低部から出る
線８の上にある書込エントリイ・アドレスがテーブル６
へ印加される。それは現在実行されつつあるブランチ命
令のマツチ・フィールド（待ち行列の最下部にある）を
ゲート・インし、そレカテーブル乙のマツチ・フィール
ドへ行＜線１０のＨに与えられ、テーブル６の書込エン
トリイ・アドレスに記憶されるようにするためである。

同時に、この命令アドレスに対する履歴ビットは１欅歴
待ち行列２０の最下部から訂正回路２４へ読出される。

もし線２６上のブランチ予測エラー信号が２進のルベル
にあれば（これは、実行されつつあるブランチ命令につ
いての誤った予測を示す）、線２２１−の履歴ビットは
訂正回路２４によって訂正され、テーブル６の書込エン
トリイ・アドレスのところにあるＷ歴ビット部分へ与え
られる。訂正回路２４における訂正動作は、組合せ回路
１８で履歴ピットを組合せるために使用されるアルゴリ
ズムに依存し、従って実施態様によって異なる。訂正回
路２４の具体的な訂正動作は後に説明する。他方、もし
ブランチ予測が正しければ（２１ｆｔｌの０レベル）、
線２２上のり歴ビットは訂正されず、そのま捷テーブル
６のＩｆｆビット部分へ与えられる。

ド履歴テーブルの１部を示す第４図を参照するＯ第４図
ては、組合せ回路１８は追加的論理回路を含まず、線１
６から線４０ヘストレードに接続がなされ、そのままＡ
ＮＤゲート３４へ接続される。

前述したように、条件付きブランチ命令がデコードされ
ている時、線３８上の条件付きブランチ・デコード信号
は２進のルベルにあり、線３０上の一致信号は、もし命
令アドレス・レジスタ２（第３図参照）のアドレスがテ
ーブル６のマツチ・フィールドと一致すれば、２進のル
ベルにあり、履歴ビットは線４８へ通されて、ブランチ
結果予測信号として命令フェッチ・ユニットへ与えられ
る０ 履歴ビットが１ビツト幅である時、訂正回路２４は排他
的ＯＲゲート５０を含む。ブランチ予測が正しい時、線
２６は２進の０レベルにあるので、線２２上の信号は排
他的ＯＲゲート５０の出力線５２上に再生される。ブラ
ンチ予測が、線２６上の２進の１信号によって示される
ように誤っている時、線２２上の信号は反転される。前
述したように、線５２上のピットは、実行されたばかり
の条件付きブランチ命令の履歴を更新するために使用さ
れる。

ここで第５図を参照する。第５図は、６ピツトの履歴を
処理するため、そｉを含むテーブル６、組合せ回路１８
、及び訂正回路２４を含む０テーブル乙において、ピッ
ト１は最新の履歴ビットであり、ピット３は最古の履歴
ビットである。３個の履歴ビットは、バス１６（第３図
参照）を介して組合せ回路１８及び履歴待ち行列２０へ
与えられる。

履歴は５ビツトより成るので、組合せ回路１８は多数決
回路を含む。多数決回路はＡＮＤゲート５４．５６．５
８及びＯＲゲート６０を含むＯ多数決回路は、５個の履
歴ビットのうちの２個が２進のルベルにあれば、組合せ
回路１８は、ブランチがとられることを予測されるべき
であったことを示す２進の１信号を線４０上に与えるよ
うに動作する。他方、２個より少ない履歴ビットが２進
のルベルにあれば、組合せ回路１８は、ブランチがとら
れないことを予測されるべきであることを示す２進の０
信号を線４０上に与える。

ＡＮＤゲート５４はその入力に履歴ビット１及び２を受
取り、ＡＮＤゲート５６はその入力に履歴ビット２及び
３を受取り、ＡＮＤゲート５８はその入力に履歴ビット
１及び３を受取るＯこれらのＡＮＤゲートのいずれかが
２つの入力で２進のルベルを有すれば、それはＯＲゲー
ト６０へ２進の１出力信号を与える。ＯＲゲート６０は
２進の１信号をブランチ結果予測ビットとしてＡＮＤゲ
ート！＋４へ通す。ＡＮＤゲート３４の動作は前に説明
した。

履歴待ち行列は、動作の第２半サイクルで、待ち行列の
最低部から訂正回路２４へ３個の履歴ビットを与える。

訂正回路２４は、組合せ回路１８にある多数決回路と同
じように働く多数決回路６２を含む。即ち、３個の履歴
ビットの任意の２個が２進のルベルにあれば、２進のル
ベルの信号が、多数決回路６２の出力に与えられ、それ
が排他的ＯＲゲート６４の第１人力へ与えられる。

排他的ＯＲゲート６４は、その第２人力に線２６上のブ
ランチ予測エラー信号を与えられる０排他的ＯＲゲート
６４は、第４図に示される排他的ＯＲゲート５０と同じ
ように動作する。即ち、多数決回路６２からの出力信号
は、ブランチ予測エラー信号が２進００レベルにある時
（予測が正しい時）、排他的ＯＲゲート６４によって反
転されず、ブランチ予測エラー信号が２進のルベルにあ
る時（予測が正しくない時）、反転される０この更新さ
れた最新の履歴ビットは、線６６を介して、テーブル６
の履歴ビット部分のビット１ポジシヨンへ与えられる。

履歴待ち行列２０からの履歴ビット２は、線６８を介し
てテーブル６の履歴ビット・ポジション３へ与えられ、
待ち行列２０からの履歴ビット・ポジション１０ビツト
は、線７０を介してテーブル乙の履歴ビット・ポジショ
ン２へ与えられる＠従って、待ち行列２０からの履歴ビ
ット１及び２は、それらがテーブル６でそれぞれビット
２及び３となるようにシフトされ、線６−ブル６で履歴
ビット１になることがわかる。

これまでの説明から明らかなように、条件付きブランチ
命令がとられるかとられないかの予測がブランチ命令そ
れ自体のアドレスに基いており、ブランチ命令の目標ア
ドレスに基いていない条件付きブランチ命令予測装置が
実現される。

産業上の応用性 本発明の目的は、ブランチ命令に続いて命令をフェッチ
するための改善された条件付きブランチ命令処理装置を
提供することである〇 本発明の他の目的は、予測がブランチ命令それ自体のア
ドレスに基く改善された条件付きブランチ命令処理装置
を提供することである。

本発明の他の目的は、条件付きブランチ命令の結果が、
命令フィールドではなくブランチの前の実行に基く改善
された条件付きブランチ命令処理装置を提供することで
ある。

本発明の他の目的は、条件付きブランチ命令の結果の予
測がブランチの結果の履歴を所与のメモリ・ロケーショ
ンに記録しているテーブルを使用して行われる改善され
た条件付きブランチ命令処理装置を提供することである
。

【図面の簡単な説明】

第１図は高能率中央処理ユニットのための主たる命令処
理ステップを示すフローチャート、第２図はブランチ履
歴テーブルのための命令ブリフェッチに対するテーブル
・工ｙトリイを示す図、第３図はデコード履歴テーブル
のブロック図、第４図は１ビツト履歴を有するデコード
履歴テーブルのために第３図の組合せ回路及び訂正回路
を示したブロック図、第５図は３ビツト履歴を有するデ
コード履歴テーブルのために第５図の組合せ回路及び訂
正回路を示したブロック図である。 ２・・・・命令アドレス・レジスタ、４・・・・アドレ
ス待ち行列、６・・・・履歴テーブル、１２・・・・比
較回路、１８・・・・組合せ回路、２０・・・・履歴待
ち行列、２４・・・・訂正回路、５２．３４・・・・Ａ
ＮＤゲ−１，４６・１・ＯＲゲート〇 ＦＩＧ、Ｉ ＦＩＧ、　２ ＦＩＧ、３ ＦＩＧ、４

Claims (1)

【特許請求の範囲】
1. 条件付きブランチ命令の結果を予測する装置であって、
   条件付きブランチ命令のデコード・サイクルの間に、上
   記命令のアドレスをアドレス・レジスタに記憶する手段
   と、前に実行された条件付きブランチ命令のアドレスを
   テーブルに記憶しておく手段と、条件付きブランチ命令
   のブランチが前にとられたかどうかを示す履歴ビットを
   上記アドレスに関連して記憶しておく手段と、上記デコ
   ード・サイクルの間に、上２アドレス・レジスタに記憶
   された条件付きブランチ命令のアドレスと上記テーブル
   中に記憶されたアドレスとを比較する手段と、−ｈ記比
   較が一致したとき関連した履歴ビットをデコードされつ
   つある条件付きブランチ命令のブランチがとられるか否
   かを予測する表示として命令フェッチ機構へ与える手段
   とを具備する条件付きブランチ命令の予測装置。