JPS61243536A

JPS61243536A - デ−タ処理装置における先行制御装置

Info

Publication number: JPS61243536A
Application number: JP60084397A
Authority: JP
Inventors: Kenichi Wada; 健一和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-04-22
Filing date: 1985-04-22
Publication date: 1986-10-29
Anticipated expiration: 2010-09-27
Also published as: US4827402A; JPH0789319B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、データ処理装置の先行制御に関し、特に、一
連の命令をパイプライン方式で実行する型のデータ処理
装置における、分岐命令のための先行制御に関する。

〔発明の背景〕

先行制御方式における分岐命令の取扱い、特に、パイプ
ライン方式のデータ処理装置における分岐命令のための
先行制御に関する問題の一つは１分岐先命令のアドレス
の確定である。先行制御において、分岐先命令を前以て
読出すために、そのアドレスが、分岐命令の指定するい
くつかのＶジスタの内容を用いて、早い時期に計算され
、そのアドレスからの読出動作が開始される。ところが
、このアドレス計算の後で、命令列中の先行命令が実行
され、その結果、先のアドレス計算に用いられにレジス
タの内容が変更されることが、往々にして生じる。そう
すると、先に計算されたアドレスからの命令読出しは無
意味なものとなり、改めて、アドレス計算と命令読出し
を行なわなければならない。

特開昭５０−３９４３７号公報に記載された制御装置は
、前記の問題を解決するために、各汎用レジスタについ
てその内容の変更を行なう命令の存在を表示するレジス
タ（ＧＰＲ情報レジスタ）と、その命令の実行の終了に
よって前記表示をリセットする回路とを有し、分岐先命
令のアドレスの計算は、それに必要なレジスタについて
の前記表示がリセットされている場合にのみ、行なわれ
るように構成されている。前記のレジスタとその関連回
路のハードウェア量は、相当々ものである。この装置は
、また、分岐先命令アドレスの計算のための専用の演算
器の設置を考慮しておシ、この点においても・・−ドウ
エア量の増大を招く。

先行制御方式における分岐命令の扱いについては、過去
にも種々の機構が提案されたが、その多くのものが、過
去な所要ノ・−ドウエア量のために、実用化を阻まれて
いる。

〔発明の目的〕

本発明の目的は、先行制御方式における分岐命令の処理
を、小量の・・−ドウエアで、効率良く遂行することに
ある。

〔発明の概要〕

本発明は、前掲公開公報記載の装置に不可欠なＧＰＲ情
報レジスタの類を必要としない。本発明によれば、命令
バッファ中で検出された分岐命令のアドレスデータ源（
インデクスレジスタ、ペースレジスタ等）指定部が、レ
ジスタ等に保持され、これに基づいて計算されたアドレ
スを用いて命令読出しが開始される。その後、この保持
されたアドレスデータ源情報は、解読された先行命令の
データ書込先（演算結果格納レジスタ等）指定情報と常
に比較され、一致が生じれば、先に計算したアドレスは
正しく々いことに々るから、アドレス計算とそれに読く
命令読出しかやシ直される。また、分岐先命令のアドレ
スの計算には、複数のオペランドアドレスを必要とする
命令のための、複数のアドレス計算機構の一つを利用す
ることができる。

前掲公開公報記載の装置におけるＧＰＲ情報レジスタは
、無用なアドレス計算とそれによる命令読出動作とを防
止するのに役立つが、しかし、後になって先行命令が分
岐命令のアドレスデータ源の内容を変更した場合に、正
しい分岐先命令の入手時期がそれによって早められるこ
とは、はとんど期待できない。それゆえ、本発明によれ
ば、前掲公開公報記載の装置と比較して、疾かに少ない
ハードウェア量により、はぼ同程度の分岐命令に関する
先行制御効果が得られる。

〔発明の実施例〕

第２図は、代表的な分岐命令のフォーマットを示す。Ｏ
Ｐフィールドは動作を指示し、Ｍ１フィールドは分岐条
件を示し、Ｘ２及びＢ２フィールドはそれぞれ汎用レジ
スタの一つを指定し、Ｂ２フィールドはメモリアドレス
におけるディスプレースメント値を与える。分岐先命令
の実効アドレスは、次式を計算することによって得られ
る。ただし、括弧はレジスタの内容を表わす。

（Ｘ２）＋（Ｂ２）＋Ｄ２レジスタ内のオペランドと記憶装置内のオペランドの間
の演算を指定する型の命令は、前記フォーマットにおけ
るＭ１フィールドの代りに、第１オペランドを保持する
とともに演算結果を受けるべきレジスタを指定するＲ１
フィールドを持つ。

記憶装置内のオペランド相互の演算を指定する型の命令
（以下ＳＳタイプの命令という）のためには、ペースレ
ジスタフィールドＢとディスプレースメントフィールド
Ｄからなるデータが、第２図の命令に付加される。！、
た、レジスタ内のオペランド相互の演算を指定する命令
は、第２図の命令の半分の長さで、第１及び第２オペラ
ンドのためのＲ１フィールドとＲ２フィールドを持つ。

このように、本実施例においては、命令の長さに３種類
あり、各命令の長さは、ＯＰフィールドの上位２桁の値
により示される。特に、ＳＳタイプの命令では、この値
は°’　１１　”である。

第３図（ａ）は、通常の（分岐命令の先取りが行なわれ
ない）パイプライン方式において、分岐命令を含む命令
列が実行されるタイミングを示す。

各命令は、ステージＤ、Ａ、Ｌ、Ｅ、Ｐに分けて実行さ
れ、相次ぐ命令は、通常、１ステージずつの遅れを以て
パイプラインに入ることができ、かくて、複数の命令が
、異なるステージにおいて並行して実行される。

Ｄは命令の解読（デコード）及びオペランドのアドレス
計算をするステージであり、Ａは求められたアドレスを
使って記憶装置にアクセスするステージであり、Ｌは読
出したオペランドを転送するステージであり、Ｅはオペ
ランドを使って演算　　・を行なうステージであり、Ｐ
は演算結果を各種レジスタに書込むステージである。２
つのメモリオペランドを持つＳＳタイプの命令の場合に
は、Ｄステージにおいて２個の加算器を用いて２個のオ
ペランドアドレスを並列に計算し、Ａステージにおいて
は求められた２個のアドレスを使って並列に記憶装置に
アクセスする。通常、分岐先命令のへ取出しは、分岐命
令のり、Ａ、Ｌステージの間に行なわれ、分岐先命令を
命令バッファに取込むのがＥステージである。そのため
、第３図（ａ）に示すように、分岐命令が実行されると
、３ステ一ジ分の遅延が生じる。

第３図（ｂ）は、本発明において分岐命令を含む命令列
が実行されるタイミングを示す。分岐命令３の先取シ／
−ケンスは、命令１の実行と並行して行なわれる。分岐
命令先取りシーケンスにおいて、ＤＰは分岐命令の解読
と分岐先命令のアドレスの計算を行なうステージであり
、ＡＰは分岐先命令を記憶装置から読出すステージであ
シ、ＬＰは記憶装置から分岐先命令を命令バッファに転
送するステージである。先取りシーケンス中に行なわれ
たアドレス計算に用いられたデータ源の内容が、命令１
及び命令２によって変更されない限り、分岐先命令は、
分岐命令３に続いて、特別の遅れなしに実行が開始され
る。

第１図は、本発明による命令制御部の実施例を示す。バ
ッファ記憶装置１から読出された命令は、その時のス）
　ＩＪ−ム番号が０″ならば命令バッファ０（ＩＢＲｏ
）１ｏに入り、ストリーム番号が１″々らは命令バッフ
ァ１（ＩＢＲｌｊ）１１に入る。今、ス）　ＩＪ−ム番
号は０″であるとする。ＩＢＲＯ（１０）内の命令は、
命令切出回路３０により１命令ずつ切出され、命令レジ
スタ（ＩＲ，）２０にセットされて、デコードされる。

Ｄステージにおいて、命令のＸ２フイールドとＢ２フィ
ールドを用いて汎用レジスタ４０が読出され、加算器０
（６０）でオペランドアドレスが計算されて、計算され
たアドレスがバッファ記憶装置０へ送出される。ＩＴ’
（，２０にセットされた命令がＳＳタイプの命令の場合
には、加算器０　（６０）を用いた第１オペランドのア
ドレス計算と、加算器１（６１）を用いた第２オペラン
ドのアドレス計算が同時に行なわれ薫れそれの求まった
アドレスがバッファ記憶装置０とバッファ記憶装置１に
送出される。バッファ記憶装置０はオペランドのみを収
容し、記憶装置１はオペランドと命令の双方を収容して
いる。命令のデコード及びアドレス計算が完了すると、
デコードステージ制御回路３３がデコード成功信号３３
０を送出する。デコードステージ制御回路３３は、スト
リーム番号１０３の管理も行なっており、分岐が成功す
るとストリーム番号１０３を切替える。

分岐命令切出回路３１は、ＩＢＲＯ（１０）より１命令
を切出して、命令先取レジス（ＰＲ，ＩＲ）２１にセッ
トする。この切出しは、ｌＲ２Ｏのための命令切出回路
３０とは独立に、それと並行して行なわれる。ＰＲＩＲ
２１にセットされた命令は、分岐命令検出回路３６によ
り分岐命令か否かが判断され、その結果は出力線１０１
に送出される。

ＰＲＩＲ２１にセットされた命令が分岐命令でない場合
には、出力線１０１に°°０″が生じる。これに応じて
、分岐命令切出回路３１は、ＰＲＩＲ２１中の命令コー
ドの上位２ビツト１００から命令長を知シ、次の命令の
切出位置を指示する命令バッファポインタを更新し、そ
の値に基づき、次の１命令を切出して、ＰＲ，ＩＲ２１
にセットする。他方、ＰＲＩＲ２１にセットされた命令
が分岐命令の場合には、分岐命令検出回路３６の出力線
１０１にはＩＩ　Ｉ　ＩＩが現われる。これに応じて、
分岐命令切出回路３１中の命令バッファポインタが凍結
され、その結果、ＰＲＩＲ２１中にこの分岐命令がホー
ルドされる。このホールドは、この分岐命令がｌＲ２Ｏ
に送られてそのＤステージが完了する捷で続く。

ＰＲＩＲ２１に分岐命令がホールドされると、そのＸ２
フイールドとＢ２フィールドを用いて、加算器１（６１
）による分岐先アドレスの計算が試みられる。このとき
、ＩＲ，２０にある命令がＳＳタイプの命令であれば、
加算器１（６１）は第２オペランドアドレスの計算を行
なう。ＳＳタイプの命令の場合にはｌＲ２Ｏの上位２ビ
ツトが”　１１　”であシ、この信号４００が加算器１
（６１）の入力セレクタ７０，７１．７２を制御して、
ＩＴｔ２０の第２オペランドアドレスデータ源を選択さ
せる。ただし、ＳＳタイプ命令の第２オペランドのアド
レス計算に用いられるレジスタは１個なので、セレクタ
７２は０を選択する。この場合、ＰＲＩＲ２１の分岐命
令の分岐先アドレスの計算は待たされる。ｌＲ２Ｏにセ
ットされた命令がＳＳタイプの命令でない場合には、セ
レクタ７０．７１．７２はＰＲＩｎ、２１の出力を選択
するので、分岐先アドレスの計算が加算器１（６１）で
行なわれ、求まったアドレスをバッファ記憶装置１へ送
出する。分岐先命令読出制御回路５ｏは、これを認識し
、読出リクエスト（ＲＥＱ）線１０６を１″″にする。

すなわち、第３図（ｂ）において。

命令１のＤステージと分岐先命令読出しのＤＰステージ
が、同時に動作している。

第３図（ｂ）に示すように、ＤＰステージで分岐先アド
レスを計算する時点では、命令２以降の命令はまだデコ
ードされておらず、したがって、ＤＰステージでのアド
レス計算に用いられｍＸ２゜Ｂ２等のレジスタの内容が
、命令２以降の命令によって書替えられるのかどうかが
不明である。もしも、これらのレジスタの内容が書替え
られるのであれば、ＤＰステージで計算された分岐先ア
ドレスは、無効にされなければならない。

前掲公開公報記載の装置は、各命令が内容の書替えを行
なうレジスタと、その書替えが終了したことを、Ｇ　Ｐ
　ｌ’（、情報レジスタに記録し、所要レジスタが書替
えを受けないか又は書替えが終ったことを確認してから
、分岐先アドレスの計算を行なう。そのために、大量の
ハードウェアを必要とする。しかも、このようにしても
、書替えが行なわれる場合に正しい分岐先アドレスの計
算が可能になるのは、先行命令のＰステージが終了した
後である。

本発明は、前記のように、分岐命令が命令バッファ中で
発見されると、加算器が使用可能である限り、直ちに分
岐先アドレスの計算を実行する。

しかし、分岐先命令読出制御回路５０は、読出リクエス
ト６０を送出した後、以下詳述するように、分岐先アド
レスの計算に用いられたレジスタの内容が変更されたか
否かを監視する。第３図（ｂ）を参照すれば、分岐命令
先取シーケンスのＡＰステージにおいて、命令２はＤス
テージにある。この時、ｌＲ２Ｏには命令２が入ってお
り、ＰＲ，ｌＲ２１には分岐命令３がホールドされてい
る。

ＰＲ，Ｉｎ２１のＸ２フイールドとＭ２フィールドが、
ｌＲ２ＯのＲ，１（演算結果の書込まれるレジスタ）フ
ィールドと、比較器３４及び３５によりそれぞれ比較さ
れる。両比較の結果のＯＲ，出力線１０５がパ０′″で
あれば、Ｘ２レジスタとＭ２レジスタの書替えはなく、
したがって、ＤＰステージで計算されたアドレスは有効
である。しかし、これがＩＩ　Ｉ　ＩＩならば、少なく
とも一方のレジスタの書替えが行なわれるはずであり、
したがって、ＤＰステージで計算されたアドレスは無効
である。この比較は、当該分岐命令３がｌＲ２Ｏにセッ
トされるまで続く。

第３図（ｂ）の場合、比較結果線１０５は＋１０　ＩＩ
で、分岐命令先取シーケンスのＤＰ、ＤＡ、ＤＬステー
ジは有効である。分岐先命令のＤステージは、分岐命令
３のＤステージが終り次第開始することができ、遅滞は
生じ々い。

第３図（Ｃ）は、命令２が分岐命令３のＸ２又はＢ２フ
ィールドが指示するレジスタの少なくとも一方を書替え
る場合を示す。比較結果線１０５が＋＋　１＋＋に々る
と、分岐先命令読出制御回路５０は、ＤＰステージにお
けるアドレス計算を無効にする。やがて、分岐命令３が
Ｉ　Ｒ，２０にセットされると、そのＤステージにおい
て再度分岐先アドレスが計算され、分岐先命令読出制御
回路５０は、分岐命令を識別する分岐命令デコーダ３２
の出力と、デコード成功信号３３０のＡＮＤ出力線１０
４上の信号によりトリガされて、分岐先命令の読出しを
改めて開始する。命令２のレジスタ書込みはそのＰステ
ージで行なわれるから、出力線１０４が′１″になるの
は、命令２のＰステージの次のサイクルである。分岐先
命令の読出しは、分岐命　　′令３のり、Ａ、Ｌステー
ジを経て行なわれるから、分岐先命令のＤステージは、
第３図（ａ）の場合と同様に遅れてしまう。このような
場合の動作は、前掲公開公報記載の装置でも全く同じで
ある。

第４図は、第１図中の分岐先命令切出回路３１の詳細を
示す。この回路は、ＩＢＲＯ（１０）のためのポインタ
（ＯＯＰＲ）３１００、加算器３１ｏ２、セレクタ３１
０４．レジスタ３１０６．セレクタ３１０８と、ＩＢ：
Ｒ，１（１，１）のためのポインタ（１０ＰＲ）３１０
１、加算器３１０３、セレクタ３１０５、レジスタ３１
０７、セレクタ３１０９の、２組の同型の要素群を有す
る。

今、ＩＢＲ，０（１０）に分岐命令以外の命令が格納さ
れており、ス）　ＩＪ−ム番号は°０″とする。

ポインタ３１００とＰＲＩＲ２１の上位２ビツト（ＩＬ
ＣＰ）１００により命令長が選択されて、加算器３１０
２で次のポインタ値が計算される。この場合、分岐命令
のデコード成功信号（分岐ＤＳＱ）１０４はＩＩ　Ｏ＋
＋なので、線３１４９は°°０″であ見セレクタ３１０
４は加算器３１０２の出力を選択する。

ＰＲＩＲ，２１にセットされた命令が分岐命令でない場
合は、線１０１は＋＋　Ｏｎとなり、現在、ストリーム
番号１０３は０″なので、レジスタ３１０６のセット信
号３１５０が＋＋　１　＋＋となり、レジスタ３１０６
には次の命令のポインタ値が形成される。

レジスタ３１０６の内容を用いて、ＩＢＩ（０（１０）
の出力線２００からセレクタ３１０８により、次の１命
令を切出す。ス）　ＩＪ−ム番号１０３は′０″なので
、セレクタ３１１０はセレクタ３１０８の出力を選択す
る。ＰＲ，ｌＲ２１にセットされた命令が分岐命令の場
合には、線１０１は１″となるので、レジスタ３１０６
０セット信号３１５ｏはＯＩＩとなり、レジスタ３１ｏ
６は更新されない。すなわち、レジスタ３１ｏ６は分岐
命令の切出位置を示している。したがって、線２０２は
分岐命令を出力する。

ＩＲ，２０に分岐命令がセットされ、分岐命令のＤステ
ージが完了すると、線１０４が°゛１″となる。ストリ
ーム番号１０３はまだ°゛０″なので、ＩＢＲＩ（１１
）用ノセレクタ３１０５は線３１５１上の°１″により
加算器１の出力線１０２を選択し、寸た、レジスタ３１
０７のセット信号３１５２もｕ　１＋＋となるので、線
１０２上の加算器１（６１）の出力の下位３ビツトがレ
ジスタ３１ｏ７にセットされる。分岐が成功した場合、
ス）　ＩＪ−ム番号１０３は１″とカリ、セレクタ３１
１０が切替えられて、使用する命令バッファはＩＢＲＩ
　（１１）に移行する。この場合に備えて、先程、分岐
先アドレス（すなわち初期値）の下位３ピツ）１０２を
、レジスタ３１０７にセットしたのである。以後、ＩＢ
ＲＯ（１０）を用いる場合と同じように、加算器３１０
３、セレクタ３１０５、レジスタ３１ｏ７、セレクタ３
１０９．セレクタ３１１ｏは動作する。この場合、ス）
　ＩＪ−ム番号１０３が°゛１″″となっている点が前
と違う点である。

分岐が不成功の場合、分岐命令のＤステージが完了する
と線１０４が１″となり、分岐命令の次の命令のための
ポインタ値は、レジスタ３１０６のセット信号３１５０
が°°１″となることにより、レジスタ３１０６にセッ
トされる。そして、この場合、ストリーム番号１０３は
°′０″のままであるから、セレクタ３１１ｏは、セレ
クタ３１ｏ８がらの、ＩＢＲ，０（１０）から切出され
た命令を選択し、以下、前に述べたと全く同じ動作が続
く。

第５図は、第１図における分岐先命令読出制御回路５０
を更に詳細に示した図である。ＰＲＩＲ２１にセットさ
れた命令が分岐命令であると、線１０１は１″となる。

前に述べたように、そのときｌＲ２Ｏにセットされてい
る命令の上位２ビツトからの線４００が°’　１１　”
でない（すなわちＳＳタイプの命令でない）場合、加算
器１　（６１）で分岐先アドレスの計算をし、バッファ
記憶装置１ヘリクエスト１０６を出すことができる。第
５図において、線１０１が１″で、線４００が１１″で
ない場合、フリップフロップ５０００がセットされる。

フリップフロップ５０００は、ディレィフリップフロッ
プ５０１０により一定時間後にリセットされて、１サイ
クルパルスを線５１００に出力する。この信号により読
出リクエスト１０６に１″が送出される。

一方、フリップフロップ５０００の出力は、プリデコー
ド有効フリップフロップ５０２０をセットする。、しか
し、比較器３４．３５の出力のＯＲ，ゲート信号線１０
５が１″にｋると、フリップフロップ５０２０がリセッ
トされる。すなわち、後続の命令がＤＰステージでのア
ドレス計算に使用したＸ２及びＢ２フィールドの指定す
るレジスタを書替える場合、フリップフロップ５０２０
がリセットされる。ＩＲＩ　Ｏに分岐命令がセットされ
た後Ｄステージが完了すると、線１０４が°１″となる
。

この時、フリップフロップ５０２０の出力線５０２１が
′０″、す彦わちＤＰステージで計算したアドレスが無
効であれば、線１０４によシリクエスト線１０６を改め
て９°１″″とする。一方、線５０２１が１″、すなわ
ちＤＰステージで計算したアドレスが有効の場合、リク
エスト線１０６はＩＩ　ＯＩＩに保たれ、バッファ記憶
装置１の再読出しは行なわれない。線１０４が°１″に
なると、フリップフロップ５０２０はリセットされて初
期状態に戻り、次の分岐命令を捜す動作に移る。

〔発明の効果〕

本発明によれば、レジスタ類の内容の変更の予定や完了
を記録・調査する機構を必要とせず、分岐先命令の先取
りのためのアドレス計算の有効性は、簡単々比較回路に
よって確認できる。したがって、少量のハードウェアを
追加するだけで、分岐命令の処理を大幅に促進できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロックダイヤグラム、第
２図は分岐命令のフォーマット図、第３図は分岐命令を
含む命令列のパイプライン方式による実行のタイムチャ
ート、第４図は第１図における分岐命令切出回路のブロ
ックダイヤグラム、第５図は第１図における分岐先命令
読出制御回路のブロックダイヤグラムである。１０’、１１・・・命令バッファ、２０・・・命令レジ
スタ、２１・・・分岐命令保持用の先取レジスタ、３４
゜３５・・・レジスタの一致を検出するための比較器、
３６・・・分岐命令検出回路、５０・・・分岐先命令読
出制御回路、６１・・・分岐先アドレスの計算と第２オ
ペランドアドレスの計算に共用される加算器。

Claims

【特許請求の範囲】１、実行中の命令に後続する予め読出された少なくとも
１個の命令を保持する命令バッファと、前記命令バッフ
ァ中の分岐命令を検出する手段と、前記の検出された分
岐命令中のアドレスデータ源指定情報を保持するための
保持手段と、前記保持手段中のアドレスデータ源指定情
報が示すデータ源のデータを用いて分岐先命令のアドレ
スを計算するアドレス計算手段と、前記の計算されたア
ドレスからの命令読出しを開始する分岐先命令読出制御
手段と、前記保持手段中のアドレスデータ源指定情報が
示す前記データ源と先行命令が指定するデータ書込先の
一致を検出する手段と、前記の一致の検出に応答して先
に開始した命令読出しを無効にするとともに前記アドレ
ス計算手段と前記分岐先命令読出制御手段を再動作させ
る手段とを備えた、データ処理装置における先行制御装
置。２、特許請求の範囲１において、そのアドレス計算手段
は複数のオペランドアドレス計算手段の一つと演算器を
共有する先行制御装置。