JPH0773034A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0773034A JPH0773034A JP22156793A JP22156793A JPH0773034A JP H0773034 A JPH0773034 A JP H0773034A JP 22156793 A JP22156793 A JP 22156793A JP 22156793 A JP22156793 A JP 22156793A JP H0773034 A JPH0773034 A JP H0773034A
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Abstract
(57)【要約】
【目的】分岐命令実行時のキューフラッシュに伴なう命
令フエッチの方法を最適化し、プリフエッチ回数を減ら
すことによって分岐命令の高速化を実現する。 【構成】この情報処理装置は、分岐命令実行時にオペラ
ンドラッチ１１１と命令キュー１０１の状態を示すリー
ドポインタ１０７とライトポインタ１０８と残量カウン
タ１０９と有効カウンタ１１０とから、分岐先アドレス
の命令が命令キュー１０１内に存在するかを比較器１１
２ａで検出し、その結果を用いてキューコントローラ１
０５が次の命令をプリフェッチせずにリードポインタ１
０７を修正して命令を直接命令キュー１０１から命令デ
コーダ１０２に取り込むための制御を実行するようにし
たので、命令キュー１０１をフラッシュせずに読み出
し、書き込み位置を修正することが可能である。
令フエッチの方法を最適化し、プリフエッチ回数を減ら
すことによって分岐命令の高速化を実現する。 【構成】この情報処理装置は、分岐命令実行時にオペラ
ンドラッチ１１１と命令キュー１０１の状態を示すリー
ドポインタ１０７とライトポインタ１０８と残量カウン
タ１０９と有効カウンタ１１０とから、分岐先アドレス
の命令が命令キュー１０１内に存在するかを比較器１１
２ａで検出し、その結果を用いてキューコントローラ１
０５が次の命令をプリフェッチせずにリードポインタ１
０７を修正して命令を直接命令キュー１０１から命令デ
コーダ１０２に取り込むための制御を実行するようにし
たので、命令キュー１０１をフラッシュせずに読み出
し、書き込み位置を修正することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に係わり、
特にプリフエッチキュー（命令キュー）の制御を工夫し
た情報処理装置に関する。
特にプリフエッチキュー（命令キュー）の制御を工夫し
た情報処理装置に関する。
【０００２】
【従来の技術】従来のこの種の情報処理装置では、実行
中の処理と平行して必要と思われる命令をあらかじめ読
み取り、その読み取った命令を待ち行列として登録し、
実行中の処理が終了するのを待つ命令キューを備えてい
るが、分岐命令が実行されたとき、その分岐先アドレス
にかかわらず先き読み（プリフェッチ）および後続命令
の実行を中止し、命令キューをフラッシュすることによ
り、そのときまでストアしていたものを無効とすること
によって分岐先アドレスを生成し、分岐先アドレスから
新たにプリフェッチを開始するとともに、命令キューに
分岐先の命令が格納されるのを待って実行を再開してい
た。
中の処理と平行して必要と思われる命令をあらかじめ読
み取り、その読み取った命令を待ち行列として登録し、
実行中の処理が終了するのを待つ命令キューを備えてい
るが、分岐命令が実行されたとき、その分岐先アドレス
にかかわらず先き読み（プリフェッチ）および後続命令
の実行を中止し、命令キューをフラッシュすることによ
り、そのときまでストアしていたものを無効とすること
によって分岐先アドレスを生成し、分岐先アドレスから
新たにプリフェッチを開始するとともに、命令キューに
分岐先の命令が格納されるのを待って実行を再開してい
た。
【０００３】また、定形的な例外処理を行う情報処理装
置の例が特開平１−１９４０４３号公報に記載されてい
る。図３を参照すると、同公報記載の電子計算機（情報
処理装置）は、命令キュー２０１および２０２、命令読
出し機構２０３、命令バス２０４、マルチプレクサ２０
５、デコーダ２０６、命令キュー制御機構２０７、およ
び変換緩衝機構（ＴＬＢ）を有し、命令読出し機構２０
３から命令バス２０４を介して命令が送られると、命令
キュー制御機構２０７から命令キュー２０１にエンキュ
ー信号ａ１が供給され、命令は命令キュー２０１に格納
される。マルチプレクサ２０５へは命令キュー制御機構
２０７から選択信号ｂとして「０」が供給され、命令キ
ュー２０１の命令がデコーダに送られるように構成され
ている。
置の例が特開平１−１９４０４３号公報に記載されてい
る。図３を参照すると、同公報記載の電子計算機（情報
処理装置）は、命令キュー２０１および２０２、命令読
出し機構２０３、命令バス２０４、マルチプレクサ２０
５、デコーダ２０６、命令キュー制御機構２０７、およ
び変換緩衝機構（ＴＬＢ）を有し、命令読出し機構２０
３から命令バス２０４を介して命令が送られると、命令
キュー制御機構２０７から命令キュー２０１にエンキュ
ー信号ａ１が供給され、命令は命令キュー２０１に格納
される。マルチプレクサ２０５へは命令キュー制御機構
２０７から選択信号ｂとして「０」が供給され、命令キ
ュー２０１の命令がデコーダに送られるように構成され
ている。
【０００４】すなわち、この情報処理装置は、通常実行
時のために用意された命令キューと、例外処理実行時の
ために用意された命令キューをそれぞれ独立して設けて
ある。そのため、例外処理への分岐時に例外処理専用の
命令キューに切替えて使用することにより、通常実行用
の命令キューのフラッシュを抑制する。また、例外処理
から戻るときに通常実行用の命令キューに切替えること
で、再フェッチの必要がなくオーバヘッドを減らすよう
になっていた。
時のために用意された命令キューと、例外処理実行時の
ために用意された命令キューをそれぞれ独立して設けて
ある。そのため、例外処理への分岐時に例外処理専用の
命令キューに切替えて使用することにより、通常実行用
の命令キューのフラッシュを抑制する。また、例外処理
から戻るときに通常実行用の命令キューに切替えること
で、再フェッチの必要がなくオーバヘッドを減らすよう
になっていた。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理装置では、例外処理等の定形化された一部の処理を除
いては、分岐実行時に命令キューをフラッシュするよう
に構成されているため、分岐先の命令実行の前には必ず
プリフェッチをする必要がある。そのため、命令の実行
はプリフェッチの完了を待って開始されることになり、
パイプライン処理が乱れ、分岐時の処理が性能を低下さ
せていた。また、例外処理用の命令キューをもつ場合で
あっても、ハードウェア量が増加するという欠点があっ
た。
理装置では、例外処理等の定形化された一部の処理を除
いては、分岐実行時に命令キューをフラッシュするよう
に構成されているため、分岐先の命令実行の前には必ず
プリフェッチをする必要がある。そのため、命令の実行
はプリフェッチの完了を待って開始されることになり、
パイプライン処理が乱れ、分岐時の処理が性能を低下さ
せていた。また、例外処理用の命令キューをもつ場合で
あっても、ハードウェア量が増加するという欠点があっ
た。
【０００６】本発明の目的は、分岐命令実行時のキュー
フラッシュに伴なう命令フエッチの方法を最適化し、プ
リフエッチ回数を減らすことによって分岐命令の高速化
を実現することにある。
フラッシュに伴なう命令フエッチの方法を最適化し、プ
リフエッチ回数を減らすことによって分岐命令の高速化
を実現することにある。
【０００７】
【課題を解決するための手段】本発明の情報処理装置
は、実行中の処理と平行して次の処理に必要な命令が予
測されて格納される命令キューとその命令を所定の信号
に解読する命令デコーダと前記命令のオペランドを保持
するオペランドラッチと前記命令キューに前記命令を読
み込む制御を行うキューコントローラと前記キューコン
トローラから供給される制御信号に応答してキューアド
レスのインクリメントおよびデクリメントを実行するプ
リフェッチポインタと実行アドレスを保持するプログラ
ムカウンタと前記プログラムカウンタおよび前記オペラ
ンドラッチの各データ値から分岐先アドレスを生成する
アドレス生成器を備えた情報処理装置において、分岐命
令実行時の前記分岐先アドレスが前記命令キュー内に存
在する前記命令の該当アドレス範囲にあるか否かを比較
する手段と、前記比較の結果前記分岐先アドレスが前記
該当アドレス範囲内にあるとき、前記命令キューを無効
にすることなく前記プリフェッチポインタの値を変更す
る制御手段とにより、分岐先の命令が前記命令キュー内
にある場合に、前記キューコントローラが前記分岐先の
命令を再フエッチすることなく直接前記命令キューから
前記デコーダに取り込むように制御することを特徴とす
る。
は、実行中の処理と平行して次の処理に必要な命令が予
測されて格納される命令キューとその命令を所定の信号
に解読する命令デコーダと前記命令のオペランドを保持
するオペランドラッチと前記命令キューに前記命令を読
み込む制御を行うキューコントローラと前記キューコン
トローラから供給される制御信号に応答してキューアド
レスのインクリメントおよびデクリメントを実行するプ
リフェッチポインタと実行アドレスを保持するプログラ
ムカウンタと前記プログラムカウンタおよび前記オペラ
ンドラッチの各データ値から分岐先アドレスを生成する
アドレス生成器を備えた情報処理装置において、分岐命
令実行時の前記分岐先アドレスが前記命令キュー内に存
在する前記命令の該当アドレス範囲にあるか否かを比較
する手段と、前記比較の結果前記分岐先アドレスが前記
該当アドレス範囲内にあるとき、前記命令キューを無効
にすることなく前記プリフェッチポインタの値を変更す
る制御手段とにより、分岐先の命令が前記命令キュー内
にある場合に、前記キューコントローラが前記分岐先の
命令を再フエッチすることなく直接前記命令キューから
前記デコーダに取り込むように制御することを特徴とす
る。
【０００８】また、前記比較する手段は、前記命令が前
記命令キューに書き込まれるごとにインクリメントされ
前記命令デコーダに読み出されるごとにデクリメントさ
れる残量カウンタと前記命令デコーダに読み出されるご
とにインクリメントされ前記命令キューへの書き込みが
オーバーライトされるごとにデクリメントされる有効カ
ウンタとからそれぞれ供給されるデータ値を前記オペラ
ンドラッチの値と比較する第１の比較結果、および前記
プリフエッチポインタが現在指すアドレスがフェッチ積
みであるか否かを示すポインタ値を参照して前記残量カ
ウンタと前記有効カウンタとからそれぞれ供給されるデ
ータ値を前記アドレス生成器の前記分岐先アドレスの値
と比較する第２の比較結果のいずれかの比較結果により
前記分岐先の命令が前記命令キュー内に存在するか否か
を検出する比較器を備え、前記第１の比較結果および前
記第２の比較結果のいずれかが前記キューコントローラ
に供給されるように構成され、前記プリフエッチポイン
タを変更する制御手段は、前記第２の比較結果に応答し
て前記キューコトローラから供給される制御信号により
プリフエッチポインタがその保持するプリフエッチアド
レスをインクリメントまたはデクリメントしその値を前
記ポインタ値として前記比較器に供給するように構成さ
れることを特徴とする。
記命令キューに書き込まれるごとにインクリメントされ
前記命令デコーダに読み出されるごとにデクリメントさ
れる残量カウンタと前記命令デコーダに読み出されるご
とにインクリメントされ前記命令キューへの書き込みが
オーバーライトされるごとにデクリメントされる有効カ
ウンタとからそれぞれ供給されるデータ値を前記オペラ
ンドラッチの値と比較する第１の比較結果、および前記
プリフエッチポインタが現在指すアドレスがフェッチ積
みであるか否かを示すポインタ値を参照して前記残量カ
ウンタと前記有効カウンタとからそれぞれ供給されるデ
ータ値を前記アドレス生成器の前記分岐先アドレスの値
と比較する第２の比較結果のいずれかの比較結果により
前記分岐先の命令が前記命令キュー内に存在するか否か
を検出する比較器を備え、前記第１の比較結果および前
記第２の比較結果のいずれかが前記キューコントローラ
に供給されるように構成され、前記プリフエッチポイン
タを変更する制御手段は、前記第２の比較結果に応答し
て前記キューコトローラから供給される制御信号により
プリフエッチポインタがその保持するプリフエッチアド
レスをインクリメントまたはデクリメントしその値を前
記ポインタ値として前記比較器に供給するように構成さ
れることを特徴とする。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１を参照すると、同図に示した情報処理
装置は、命令キュー１０１、命令デコーダ１０２、シー
ケンサ１０３、実行処理部（ＥＸＵ）１０４、キューコ
ントローラ１０５、プリフェッチポインタ１０６、リー
ドポインタ１０７、ライトポインタ１０８、残量カウン
タ１０９、有効カウンタ１１０、オペランドラッチ１１
１、および比較器１１２ａを備える。
ク図である。図１を参照すると、同図に示した情報処理
装置は、命令キュー１０１、命令デコーダ１０２、シー
ケンサ１０３、実行処理部（ＥＸＵ）１０４、キューコ
ントローラ１０５、プリフェッチポインタ１０６、リー
ドポインタ１０７、ライトポインタ１０８、残量カウン
タ１０９、有効カウンタ１１０、オペランドラッチ１１
１、および比較器１１２ａを備える。
【００１１】上記各ユニットの相互関係を述べると、命
令キュー１０１は、プリフェッチした命令を保持する。
命令デコーダ１０２は、この命令キュー１０１から読み
込んだ命令データをデコードして出力する。シーケンサ
１０３は、デコードされたデータに応答して後段に制御
信号を供給する。実行処理部（ＥＸＵ）１０４は、シー
ケンサ１０３からの制御信号に応答してデータ処理を実
行する。キューコントローラ１０５は、命令キュー１０
１に命令を読み込ませる制御動作をする。プリフェッチ
ポインタ１０６は、ＥＸＵ１０４から供給されるプリフ
ェッチアドレスを保持しキューコントローラ１０５の制
御信号に応答してキューアドレスのインクリメントおよ
びディクリメントを実行する。
令キュー１０１は、プリフェッチした命令を保持する。
命令デコーダ１０２は、この命令キュー１０１から読み
込んだ命令データをデコードして出力する。シーケンサ
１０３は、デコードされたデータに応答して後段に制御
信号を供給する。実行処理部（ＥＸＵ）１０４は、シー
ケンサ１０３からの制御信号に応答してデータ処理を実
行する。キューコントローラ１０５は、命令キュー１０
１に命令を読み込ませる制御動作をする。プリフェッチ
ポインタ１０６は、ＥＸＵ１０４から供給されるプリフ
ェッチアドレスを保持しキューコントローラ１０５の制
御信号に応答してキューアドレスのインクリメントおよ
びディクリメントを実行する。
【００１２】リードポインタ１０７は、命令キュー１０
１へのリードアクセス時のアドレスを保持しキューコン
トローラ１０５からのリード制御信号に応答してその保
持するアドレスをインクリメントする。ライトポインタ
１０８は、命令キュー１０１へのライトアクセス時のア
ドレスを保持しキューコントローラ１０５からのライト
制御信号に応答してその保持するアドレスをインクリメ
ントする。
１へのリードアクセス時のアドレスを保持しキューコン
トローラ１０５からのリード制御信号に応答してその保
持するアドレスをインクリメントする。ライトポインタ
１０８は、命令キュー１０１へのライトアクセス時のア
ドレスを保持しキューコントローラ１０５からのライト
制御信号に応答してその保持するアドレスをインクリメ
ントする。
【００１３】残量カウンタ１０９は、命令キュー１０１
内に格納された命令数に関する情報を保持しプリフェッ
チされて未だデコードされない命令数を示すとともに、
プリフエッチのライトごとにインクリメントされ、命令
デコーダ１０２へリードされるごとにデクリメントされ
る。有効カウンタ１１０は、デコード済みであるがまだ
命令キュー１０１内に残っている命令数を示すととも
に、命令デコーダ１０２へのリードごとにインクリメン
トされ、命令キュー１０１へのライトでオーバライトさ
れたときにデクリメントされる。
内に格納された命令数に関する情報を保持しプリフェッ
チされて未だデコードされない命令数を示すとともに、
プリフエッチのライトごとにインクリメントされ、命令
デコーダ１０２へリードされるごとにデクリメントされ
る。有効カウンタ１１０は、デコード済みであるがまだ
命令キュー１０１内に残っている命令数を示すととも
に、命令デコーダ１０２へのリードごとにインクリメン
トされ、命令キュー１０１へのライトでオーバライトさ
れたときにデクリメントされる。
【００１４】オペランドラッチ１１１は、分岐を含む各
命令のオペランドを保持する。比較器１１２ａは、命令
デコーダ１０２と残量カウンタ１０９と有効カウンタ１
１０とオペランドラッチ１１１との各値の供給を受けて
これらの値を比較することにより、分岐先の命令が命令
キュー１０１内にあるか否かを検出してキューコントロ
ーラ１０５に通知する。
命令のオペランドを保持する。比較器１１２ａは、命令
デコーダ１０２と残量カウンタ１０９と有効カウンタ１
１０とオペランドラッチ１１１との各値の供給を受けて
これらの値を比較することにより、分岐先の命令が命令
キュー１０１内にあるか否かを検出してキューコントロ
ーラ１０５に通知する。
【００１５】次に、再び図１を参照してこの情報処理装
置の動作を説明する。命令デコーダ１０２が分岐命令を
検出すると、シーケンサ１０３に分岐のためのアドレス
生成処理を指示するとともに、オペランドラッチ１１１
に分岐命令のオペランドをセットする。ＥＸＵ１０４は
シーケンサ１０３の指示に応答してオペランドラッチ１
１１の内容と、ＥＸＵ１０４自身が保持する実行アドレ
スとを演算して新しい実行アドレスを生成する。
置の動作を説明する。命令デコーダ１０２が分岐命令を
検出すると、シーケンサ１０３に分岐のためのアドレス
生成処理を指示するとともに、オペランドラッチ１１１
に分岐命令のオペランドをセットする。ＥＸＵ１０４は
シーケンサ１０３の指示に応答してオペランドラッチ１
１１の内容と、ＥＸＵ１０４自身が保持する実行アドレ
スとを演算して新しい実行アドレスを生成する。
【００１６】このとき、比較器１１２ａは、オペランド
ラッチ１１１の内容から分岐先の相対位置を知り、この
相対位置の値が残量カウンタ１０９、もしくは有効カウ
ンタ１１０のカウンタ値が示す値の範囲に入っているか
否かをチェックし、そのチェック結果をキューコントロ
ーラ１０５へ通知する。キューコントローラ１０５はこ
の情報によって次の命令をプリフェッチせずにリードポ
インタ１０７を修正して命令を直接命令キュー１０１か
ら命令デコーダ１０２に取り込むための制御を実行す
る。
ラッチ１１１の内容から分岐先の相対位置を知り、この
相対位置の値が残量カウンタ１０９、もしくは有効カウ
ンタ１１０のカウンタ値が示す値の範囲に入っているか
否かをチェックし、そのチェック結果をキューコントロ
ーラ１０５へ通知する。キューコントローラ１０５はこ
の情報によって次の命令をプリフェッチせずにリードポ
インタ１０７を修正して命令を直接命令キュー１０１か
ら命令デコーダ１０２に取り込むための制御を実行す
る。
【００１７】すなわち、ライトポインタ１０８を修正し
て命令キュー１０１のフラッシュをせずにプリフェッチ
を進めていくか、または従来と同様に命令キュー１０１
をフラッシュし新しい実行アドレスをプリフェッチポイ
ンタ１０６にロードしてフエッチを再開するかのいずれ
かを決定する。
て命令キュー１０１のフラッシュをせずにプリフェッチ
を進めていくか、または従来と同様に命令キュー１０１
をフラッシュし新しい実行アドレスをプリフェッチポイ
ンタ１０６にロードしてフエッチを再開するかのいずれ
かを決定する。
【００１８】分岐命令実行時に命令キュー１０１をフラ
ッシュせずに使用した場合のパイプライン動作説明用タ
イミングチャートを示す図２（ａ）、および従来と同様
に命令キュー１０１をフラッシュして再度プリフェッチ
から開始した場合のパイプライン動作説明用タイミング
チャートを示す図２（ｂ）を参照すると、図２（ａ）に
示したパイプライン動作は、命令キュー１０１のフラッ
シュを行わない場合の例であり、例えば、分岐命令（ｊ
ｍｐ）、無効期間（ｉｎｖａｌｉｄ）、および分岐先の
命令（ｔａｒｇｅｔ＋１）がそれぞれ２クロックサイク
ルの間隔でプリフエッチステージに供給されているもの
とする。次のデコードステージではプリフエッチステー
ジのｊｍｐ命令の終了タイミングに同期して、ｊｍｐ、
ｉｄｌｅ、ｔａｒｇｅｔ、ｔａｒｇｅｔ＋１、…の各命
令が１クロックサイクルごとに実行され、さらに次の実
行ステージでは前のデコードステージのｊｍｐ命令の終
了タイミングに同期して、ｊｍｐ、ｉｄｌｅ、ｔａｒｇ
ｅｔ、ｔａｒｇｅｔ＋１、…の各命令が１クロックサイ
クルごとに実行されている。
ッシュせずに使用した場合のパイプライン動作説明用タ
イミングチャートを示す図２（ａ）、および従来と同様
に命令キュー１０１をフラッシュして再度プリフェッチ
から開始した場合のパイプライン動作説明用タイミング
チャートを示す図２（ｂ）を参照すると、図２（ａ）に
示したパイプライン動作は、命令キュー１０１のフラッ
シュを行わない場合の例であり、例えば、分岐命令（ｊ
ｍｐ）、無効期間（ｉｎｖａｌｉｄ）、および分岐先の
命令（ｔａｒｇｅｔ＋１）がそれぞれ２クロックサイク
ルの間隔でプリフエッチステージに供給されているもの
とする。次のデコードステージではプリフエッチステー
ジのｊｍｐ命令の終了タイミングに同期して、ｊｍｐ、
ｉｄｌｅ、ｔａｒｇｅｔ、ｔａｒｇｅｔ＋１、…の各命
令が１クロックサイクルごとに実行され、さらに次の実
行ステージでは前のデコードステージのｊｍｐ命令の終
了タイミングに同期して、ｊｍｐ、ｉｄｌｅ、ｔａｒｇ
ｅｔ、ｔａｒｇｅｔ＋１、…の各命令が１クロックサイ
クルごとに実行されている。
【００１９】すなわち、分岐先の命令（ｔａｒｇｅｔ）
がフェッチを待つことなく実行されており、その次の命
令（ｔａｒｇｅｔ＋１）も命令キュー１０１内にあるた
め続けて実行されている。
がフェッチを待つことなく実行されており、その次の命
令（ｔａｒｇｅｔ＋１）も命令キュー１０１内にあるた
め続けて実行されている。
【００２０】一方、図２（ｂ）に示したパイプライン動
作は、命令キュー１０１のフラッシュを行う場合の例で
ある。例えば、上記同様にｊｍｐ、ｉｎｖａｌｉｄ、お
よびｔａｒｇｅｔ＋１がそれぞれ２クロックサイクルの
間隔でプリフエッチステージに供給されている。次のデ
コードステージではプリフエッチステージのｊｍｐ命令
の終了タイミングに同期してｊｍｐ命令が１クロックサ
イクル実行された後にｉｄｌｅ期間が３クロックサイク
ル期間挿入され、その後にｔａｒｇｅｔ、ｉｄｌｅ、ｔ
ａｒｇｅｔ＋１、ｉｄｌｅ、…の各命令が１クロックサ
イクルごとに実行され、さらに次の実行ステージでは前
のデコードステージのｊｍｐ命令の終了タイミングに同
期して、ｊｍｐ、３クロックサイクル期間のｉｄｌｅ、
ｔａｒｇｅｔ、ｉｄｌｅ、ｔａｒｇｅｔ＋１、ｉｄｌｅ
…の各命令が１クロックサイクルごとに実行されてい
る。
作は、命令キュー１０１のフラッシュを行う場合の例で
ある。例えば、上記同様にｊｍｐ、ｉｎｖａｌｉｄ、お
よびｔａｒｇｅｔ＋１がそれぞれ２クロックサイクルの
間隔でプリフエッチステージに供給されている。次のデ
コードステージではプリフエッチステージのｊｍｐ命令
の終了タイミングに同期してｊｍｐ命令が１クロックサ
イクル実行された後にｉｄｌｅ期間が３クロックサイク
ル期間挿入され、その後にｔａｒｇｅｔ、ｉｄｌｅ、ｔ
ａｒｇｅｔ＋１、ｉｄｌｅ、…の各命令が１クロックサ
イクルごとに実行され、さらに次の実行ステージでは前
のデコードステージのｊｍｐ命令の終了タイミングに同
期して、ｊｍｐ、３クロックサイクル期間のｉｄｌｅ、
ｔａｒｇｅｔ、ｉｄｌｅ、ｔａｒｇｅｔ＋１、ｉｄｌｅ
…の各命令が１クロックサイクルごとに実行されてい
る。
【００２１】すなわち、プリフェッチのためｊｍｐ命令
の後に続くｉｄｌｅ期間が３クロックサイクル分挿入さ
れているから、ｔａｒｇｅｔは２クロック分遅れて実行
される。またｔａｒｇｅｔ＋１も、命令キュー１０１が
フラッシュされて空になっているからプリフェッチのた
めに１クロック遅れて実行されている。
の後に続くｉｄｌｅ期間が３クロックサイクル分挿入さ
れているから、ｔａｒｇｅｔは２クロック分遅れて実行
される。またｔａｒｇｅｔ＋１も、命令キュー１０１が
フラッシュされて空になっているからプリフェッチのた
めに１クロック遅れて実行されている。
【００２２】上述したように、本実施例によれば分岐命
令実行時の分岐先アドレスと命令キュー内に存在する命
令の該当アドレス範囲とを比較し、その結果分岐先アド
レスが該当アドレス範囲内にある場合に、命令キューを
フラッシュすることなくプリフェッチポインタのポイン
タ値を変更することにより、分岐先の命令が命令キュー
内にある場合に、分岐先の命令を再フエッチすることな
く直接命令キューから取り込むように制御するので分岐
命令の高速化を実現できる。
令実行時の分岐先アドレスと命令キュー内に存在する命
令の該当アドレス範囲とを比較し、その結果分岐先アド
レスが該当アドレス範囲内にある場合に、命令キューを
フラッシュすることなくプリフェッチポインタのポイン
タ値を変更することにより、分岐先の命令が命令キュー
内にある場合に、分岐先の命令を再フエッチすることな
く直接命令キューから取り込むように制御するので分岐
命令の高速化を実現できる。
【００２３】第２の実施例をブロック図で示した図３を
参照すると、第１の実施例では分岐命令のオペランドか
ら分岐先の相対位置を知る必要があったが、本実施例に
おいては、ＥＸＵ１０４が実行アドレスを保持している
プログラムカウンタ１１３とオペランドラッチ１１１か
らアドレス生成器１１４によりアドレスを生成させ、そ
のアドレスと、プリフェッチポインタ１０６、残量カウ
ンタ１０９、および有効カウンタ１１０の各値とを比較
して分岐先の相対位置を知るように構成した点が第１の
実施例とは異なる。その他の構成要素は第１の実施例の
構成要素と同一であるから、詳細な説明は省略する。
参照すると、第１の実施例では分岐命令のオペランドか
ら分岐先の相対位置を知る必要があったが、本実施例に
おいては、ＥＸＵ１０４が実行アドレスを保持している
プログラムカウンタ１１３とオペランドラッチ１１１か
らアドレス生成器１１４によりアドレスを生成させ、そ
のアドレスと、プリフェッチポインタ１０６、残量カウ
ンタ１０９、および有効カウンタ１１０の各値とを比較
して分岐先の相対位置を知るように構成した点が第１の
実施例とは異なる。その他の構成要素は第１の実施例の
構成要素と同一であるから、詳細な説明は省略する。
【００２４】上述した構成をとることにより、比較器１
１２ｂは、分岐先の相対位置を直接オペランドから知る
必要がなく、プリフェッチポインタ１０６のポインタ値
を参照してアドレス生成器１１４の分岐アドレス値から
ポインタ値を減算して得られるアドレス値が、残量カウ
ンタ１０９と有効カウンタ１１０とが示す値の範囲内に
あるか否かをェックできる機能を有するようにしたの
で、命令キュー１０１内のデータが使用可能であるか否
かを判断することができる。したがって、相対分岐だけ
でなくレジスタ相対分岐等の方式においても適用可能で
ある。
１２ｂは、分岐先の相対位置を直接オペランドから知る
必要がなく、プリフェッチポインタ１０６のポインタ値
を参照してアドレス生成器１１４の分岐アドレス値から
ポインタ値を減算して得られるアドレス値が、残量カウ
ンタ１０９と有効カウンタ１１０とが示す値の範囲内に
あるか否かをェックできる機能を有するようにしたの
で、命令キュー１０１内のデータが使用可能であるか否
かを判断することができる。したがって、相対分岐だけ
でなくレジスタ相対分岐等の方式においても適用可能で
ある。
【００２５】
【発明の効果】以上説明したように、本発明の情報処理
装置は、分岐先の相対位置が近距離の分岐命令実行時
に、命令キューに有効な命令が残っているかをチェック
して分岐後のプリフェッチを極力減らすことにより、パ
イプライン動作の乱れを抑制し、実行速度の向上を可能
にするとともに、フェッチによるバスの占有率を下げる
ことが可能である。
装置は、分岐先の相対位置が近距離の分岐命令実行時
に、命令キューに有効な命令が残っているかをチェック
して分岐後のプリフェッチを極力減らすことにより、パ
イプライン動作の乱れを抑制し、実行速度の向上を可能
にするとともに、フェッチによるバスの占有率を下げる
ことが可能である。
【００２６】特に、命令キューの容量内の小ループの場
合は、プリフェッチサイクルを削除することができ、デ
ータ転送などの機能をソフトウェアで実現した場合に、
分岐のオーバヘッドの低減と、フェッチによるバス占有
時間の低減によって、大きく性能を向上させることが可
能である。また従来は、１〜２命令程度のスキップ時の
分岐によるオーバヘッドは３〜５クロックサイクルを要
していたが、これを１クロックサイクル程度にとどめる
ことができ、したがって効率の良いパイプライン処理が
可能になる。
合は、プリフェッチサイクルを削除することができ、デ
ータ転送などの機能をソフトウェアで実現した場合に、
分岐のオーバヘッドの低減と、フェッチによるバス占有
時間の低減によって、大きく性能を向上させることが可
能である。また従来は、１〜２命令程度のスキップ時の
分岐によるオーバヘッドは３〜５クロックサイクルを要
していたが、これを１クロックサイクル程度にとどめる
ことができ、したがって効率の良いパイプライン処理が
可能になる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】（ａ）第１の実施例における分岐命令実行時に
命令キューをフラッシュせずに使用した場合のパイプラ
イン動作説明用タイミングチャートである。 （ｂ）命令キューをフラッシュして再度プリフェッチか
ら開始した場合のパイプライン動作説明用タイミングチ
ャートである。
命令キューをフラッシュせずに使用した場合のパイプラ
イン動作説明用タイミングチャートである。 （ｂ）命令キューをフラッシュして再度プリフェッチか
ら開始した場合のパイプライン動作説明用タイミングチ
ャートである。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来の情報処理装置の一例を示す図である。
１０１ 命令キュー １０２ 命令デコーダ １０３ シーケンサ １０４ 実行処理部（ＥＸＵ） １０５ キューコトローラ １０６ プリフェッチポインタ １０７ リードポインタ １０８ ライトポインタ １０９ 残量カウンタ １１０ 有効カウンタ １１１ オペランドラッチ １１２ａ，１１２ｂ 比較器 １１３ プログラムカウンタ １１４ アドレス生成器
Claims (2)
- 【請求項１】 実行中の処理と平行して次の処理に必要
な命令が予測されて格納されるプリフェッチキューとそ
の命令を所定の信号に解読する命令デコーダと前記命令
のオペランドを保持するオペランドラッチと前記プリフ
ェッチキューに前記命令を読み込む制御を行うキューコ
ントローラと前記キューコントローラから供給される制
御信号に応答してキューアドレスのインクリメントおよ
びデクリメントを実行するプリフェッチポインタと実行
アドレスを保持するプログラムカウンタと前記プログラ
ムカウンタおよび前記オペランドラッチの各データ値か
ら分岐先アドレスを生成するアドレス生成器を備えた情
報処理装置において、分岐命令実行時の前記分岐先アド
レスが前記プリフェッチキュー内に存在する前記命令の
該当アドレス範囲にあるか否かを比較する手段と、前記
比較の結果前記分岐先アドレスが前記該当アドレス範囲
内にあるとき、前記プリフェッチキューを無効にするこ
となく前記プリフェッチポインタの値を変更する制御手
段とにより、分岐先の命令が前記プリフェッチキュー内
にある場合に、前記キューコントローラが前記分岐先の
命令を再フエッチすることなく直接前記プリフェッチキ
ューから前記デコーダに取り込むように制御することを
特徴とする情報処理装置。 - 【請求項２】 前記比較する手段は、前記命令が前記プ
リフェッチキューに書き込まれるごとにインクリメント
され前記命令デコーダに読み出されるごとにデクリメン
トされる残量カウンタと前記命令デコーダに読み出され
るごとにインクリメントされ前記プリフェッチキューへ
の書き込みがオーバーライトされるごとにデクリメント
される有効カウンタとからそれぞれ供給されるデータ値
を前記オペランドラッチの値と比較する第１の比較結
果、および前記プリフエッチポインタが現在指すアドレ
スがフェッチ積みであるか否かを示すポインタ値を参照
して前記残量カウンタと前記有効カウンタとからそれぞ
れ供給されるデータ値を前記アドレス生成器の前記分岐
先アドレスの値と比較する第２の比較結果のいずれかの
比較結果により前記分岐先の命令が前記プリフェッチキ
ュー内に存在するか否かを検出する比較器を備え、前記
第１の比較結果および前記第２の比較結果のいずれかが
前記キューコントローラに供給されるように構成され、
前記プリフエッチポインタを変更する制御手段は、前記
第２の比較結果に応答して前記キューコトローラから供
給される制御信号によりプリフエッチポインタがその保
持するプリフエッチアドレスをインクリメントまたはデ
クリメントしその値を前記ポインタ値として前記比較器
に供給するように構成されることを特徴とする請求項１
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221567A JP2694799B2 (ja) | 1993-09-07 | 1993-09-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5221567A JP2694799B2 (ja) | 1993-09-07 | 1993-09-07 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773034A true JPH0773034A (ja) | 1995-03-17 |
| JP2694799B2 JP2694799B2 (ja) | 1997-12-24 |
Family
ID=16768761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5221567A Expired - Fee Related JP2694799B2 (ja) | 1993-09-07 | 1993-09-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2694799B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862680B2 (en) | 2001-05-11 | 2005-03-01 | Renesas Technology Corp. | Microprocessor processing specified instructions as operands |
| JP2007257349A (ja) * | 2006-03-23 | 2007-10-04 | Fujitsu Ltd | プロセッサ及びその処理方法 |
| JP2012221086A (ja) * | 2011-04-06 | 2012-11-12 | Fujitsu Semiconductor Ltd | 情報処理装置 |
| JP2013541758A (ja) * | 2010-09-24 | 2013-11-14 | インテル・コーポレーション | 命令フェッチユニットの電力を落とすことによりプロセッサ内の電力消費を低下させる方法および装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269735A (ja) * | 1985-05-24 | 1986-11-29 | Nec Corp | 電子計算機における命令キユ−制御方式 |
-
1993
- 1993-09-07 JP JP5221567A patent/JP2694799B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269735A (ja) * | 1985-05-24 | 1986-11-29 | Nec Corp | 電子計算機における命令キユ−制御方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6862680B2 (en) | 2001-05-11 | 2005-03-01 | Renesas Technology Corp. | Microprocessor processing specified instructions as operands |
| DE10201439B4 (de) * | 2001-05-11 | 2005-03-03 | Mitsubishi Denki K.K. | Mikroprozessor |
| JP2007257349A (ja) * | 2006-03-23 | 2007-10-04 | Fujitsu Ltd | プロセッサ及びその処理方法 |
| JP2013541758A (ja) * | 2010-09-24 | 2013-11-14 | インテル・コーポレーション | 命令フェッチユニットの電力を落とすことによりプロセッサ内の電力消費を低下させる方法および装置 |
| JP2012221086A (ja) * | 2011-04-06 | 2012-11-12 | Fujitsu Semiconductor Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2694799B2 (ja) | 1997-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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