JP2013541758A - 命令フェッチユニットの電力を落とすことによりプロセッサ内の電力消費を低下させる方法および装置 - Google Patents
命令フェッチユニットの電力を落とすことによりプロセッサ内の電力消費を低下させる方法および装置 Download PDFInfo
- Publication number
- JP2013541758A JP2013541758A JP2013528400A JP2013528400A JP2013541758A JP 2013541758 A JP2013541758 A JP 2013541758A JP 2013528400 A JP2013528400 A JP 2013528400A JP 2013528400 A JP2013528400 A JP 2013528400A JP 2013541758 A JP2013541758 A JP 2013541758A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- branch
- fetch unit
- prefetch buffer
- loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000000872 buffer Substances 0.000 claims abstract description 65
- 238000012545 processing Methods 0.000 claims description 14
- 238000013519 translation Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 description 8
- 238000004891 communication Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000004590 computer program Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- COCAUCFPFHUGAA-MGNBDDOMSA-N n-[3-[(1s,7s)-5-amino-4-thia-6-azabicyclo[5.1.0]oct-5-en-7-yl]-4-fluorophenyl]-5-chloropyridine-2-carboxamide Chemical compound C=1C=C(F)C([C@@]23N=C(SCC[C@@H]2C3)N)=CC=1NC(=O)C1=CC=C(Cl)C=N1 COCAUCFPFHUGAA-MGNBDDOMSA-N 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
- G06F9/381—Loop buffering
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Abstract
【選択図】図1
Description
(1)分岐が予測される。
(2)CLIPおよびオフセットがPFBの既存のエントリと比較される。
(3)PFBのLSD構造のエントリのうち1つ(図の例では、エントリ0)と一致すると、エントリ0のPFB対象読み出しPtrフィールドがLSD構造のエントリ3に複写され、PFBエントリの書き込みのときにエントリ有効ビットが設定される。一実施形態では、PFBエントリは、16バイトのキャッシュラインデータと、マクロ命令の終わりを示す1バイトあたり1個のプリデコードビットとを含む。
(4)PFB読み出しポインタがエントリ3に到達すると、PFB対象読み出しポインタおよび有効ビットを含むエントリ3の情報の全てを読み出すべく、PFB読み出しポインタが用いられる。
(5)有効ビットに基づいて、順番では次にあるPFBエントリ4を読み出すかわりに、対象読み出しポインタを用いるエントリ1にリダイレクトされる。
(6)PFBエントリが、エントリ1、エントリ2、エントリ3の順に読み出される。
(7)エントリ3で、PFB有効ビットが読み出され、PFBは対象読み出しポインタを用いて次のPFBエントリを読み出す。
(8)段階6および7が繰り返される。
Claims (21)
- 命令フェッチユニットおよびプリフェッチバッファを有するプロセッサ上での電力消費を低下させる方法であって、
アドレッシング情報が対応付けられた分岐を検出する段階と、
前記アドレッシング情報を命令プリフェッチバッファ内のエントリと比較して、前記命令プリフェッチバッファ内に実行可能な命令ループが存在するかを判定する段階と、
前記比較の結果、命令ループが検出されると、命令フェッチユニットおよび/または前記命令フェッチユニットのコンポーネントの電力を落とす段階と、
クリア条件が検出されるまで、前記命令プリフェッチバッファから直接的に命令をストリーミングする段階と
を備える方法。 - 前記アドレッシング情報は、カレントリニアインストラクションポインタ(CLIP)、分岐オフセット、および/または分岐対象アドレスを含む請求項1に記載の方法。
- 前記クリア条件は、誤予測された分岐を含む請求項1または2に記載の方法。
- 前記命令ループは、入れ子状命令ループを含む請求項1から3のいずれか1項に記載の方法。
- 前記命令フェッチユニットの電力を落とす段階は、命令キャッシュおよび/または命令デコードキャッシュの電力を落とす段階を有する請求項1から4のいずれか1項に記載の方法。
- 前記命令フェッチユニットの電力を落とす段階は、分岐予測ユニット、次命令ポインタ、および/または命令変換ルックアサイドバッファ(ITLB)の電力を落とす段階を有する請求項1から5のいずれか1項に記載の方法。
- 命令をストリーミングする段階は、前記命令プリフェッチバッファから命令を読み出し、前記命令をプロセッサパイプラインのデコード段階に供給する段階を有する請求項1から6のいずれか1項に記載の方法。
- プロセッサ上での電力消費を低下させる装置であって、
アドレッシング情報が対応付けられた分岐を予測する命令フェッチユニットと、
前記アドレッシング情報を命令プリフェッチバッファ内のエントリと比較して、前記命令プリフェッチバッファに実行可能な命令ループが存在するかを判定するループストリーム検出器ユニットと
を備え、
前記比較の結果、命令ループが検出されると、前記命令フェッチユニットおよび/または前記命令フェッチユニットのコンポーネントの電力を落とし、
クリア条件が検出されるまで、前記命令プリフェッチバッファから直接的に命令をストリーミングする
装置。 - 前記アドレッシング情報は、カレントリニアインストラクションポインタ(CLIP)、分岐オフセット、および/または分岐対象アドレスを含む請求項8に記載の装置。
- 前記クリア条件は、誤予測された分岐を含む請求項8または9に記載の装置。
- 前記命令ループは、入れ子状命令ループを含む請求項8から10のいずれか1項に記載の装置。
- 前記命令フェッチユニットの電力を落とすとき、命令キャッシュおよび/または命令デコードキャッシュの電力を落とす請求項8から11のいずれか1項に記載の装置。
- 前記命令フェッチユニットの電力を落とすとき、分岐予測ユニット、次命令ポインタ、および/または命令変換ルックアサイドバッファ(ITLB)の電力を落とす請求項8から12のいずれか1項に記載の装置。
- 命令をストリーミングするとき、前記命令プリフェッチバッファから命令を読み出し、前記命令をプロセッサパイプラインのデコード段階に供給する請求項8から13のいずれか1項に記載の装置。
- ディスプレイ装置と、
命令を記憶するメモリと、
前記命令を処理するプロセッサと
を備え、
前記プロセッサが、
アドレッシング情報が対応付けられた分岐を予測する命令フェッチユニットと、
前記アドレッシング情報を命令プリフェッチバッファ内のエントリと比較して、前記命令プリフェッチバッファに実行可能な命令ループが存在するかを判定するループストリーム検出器ユニットと
を有し、
前記比較の結果、命令ループが検出されると、前記命令フェッチユニットおよび/または前記命令フェッチユニットのコンポーネントの電力を落とし、
クリア条件が検出されるまで、前記命令プリフェッチバッファから直接的に命令をストリーミングする
コンピュータシステム。 - 前記アドレッシング情報は、カレントリニアインストラクションポインタ(CLIP)、分岐オフセット、および/または分岐対象アドレスを含む請求項15に記載のコンピュータシステム。
- 前記クリア条件は、誤予測された分岐を含む請求項15または16に記載のコンピュータシステム。
- 前記命令ループは、入れ子状命令ループを含む請求項15から17のいずれか1項に記載のコンピュータシステム。
- 前記命令フェッチユニットの電力を落とすとき、命令キャッシュおよび/または命令デコードキャッシュの電力を落とす請求項15から18のいずれか1項に記載のコンピュータシステム。
- 前記命令フェッチユニットの電力を落とすとき、分岐予測ユニット、次命令ポインタ、よび/または命令変換ルックアサイドバッファ(ITLB)の電力を落とす請求項15から19のいずれか1項に記載のコンピュータシステム。
- 命令をストリーミングするとき、前記命令プリフェッチバッファから命令を読み出し、前記命令をプロセッサパイプラインのデコード段階に供給する請求項15から20のいずれか1項に記載のコンピュータシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/890,561 US20120079303A1 (en) | 2010-09-24 | 2010-09-24 | Method and apparatus for reducing power consumption in a processor by powering down an instruction fetch unit |
US12/890,561 | 2010-09-24 | ||
PCT/US2011/053152 WO2012040664A2 (en) | 2010-09-24 | 2011-09-23 | Method and apparatus for reducing power consumption in a processor by powering down an instruction fetch unit |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013541758A true JP2013541758A (ja) | 2013-11-14 |
Family
ID=45871908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013528400A Pending JP2013541758A (ja) | 2010-09-24 | 2011-09-23 | 命令フェッチユニットの電力を落とすことによりプロセッサ内の電力消費を低下させる方法および装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US20120079303A1 (ja) |
JP (1) | JP2013541758A (ja) |
KR (1) | KR20130051999A (ja) |
CN (1) | CN103119537B (ja) |
DE (1) | DE112011103212B4 (ja) |
GB (1) | GB2497470A (ja) |
TW (1) | TWI574205B (ja) |
WO (1) | WO2012040664A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020107306A (ja) * | 2018-12-27 | 2020-07-09 | グラフコアー リミテッドGraphcore Limited | マルチスレッドプロセッサの命令キャッシュ |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9396117B2 (en) | 2012-01-09 | 2016-07-19 | Nvidia Corporation | Instruction cache power reduction |
US9176571B2 (en) * | 2012-03-02 | 2015-11-03 | Semiconductor Energy Laboratories Co., Ltd. | Microprocessor and method for driving microprocessor |
US9552032B2 (en) | 2012-04-27 | 2017-01-24 | Nvidia Corporation | Branch prediction power reduction |
US9547358B2 (en) * | 2012-04-27 | 2017-01-17 | Nvidia Corporation | Branch prediction power reduction |
US9557999B2 (en) * | 2012-06-15 | 2017-01-31 | Apple Inc. | Loop buffer learning |
US9753733B2 (en) | 2012-06-15 | 2017-09-05 | Apple Inc. | Methods, apparatus, and processors for packing multiple iterations of loop in a loop buffer |
US9710276B2 (en) * | 2012-11-09 | 2017-07-18 | Advanced Micro Devices, Inc. | Execution of instruction loops using an instruction buffer |
US9645934B2 (en) * | 2013-09-13 | 2017-05-09 | Samsung Electronics Co., Ltd. | System-on-chip and address translation method thereof using a translation lookaside buffer and a prefetch buffer |
US9569220B2 (en) * | 2013-10-06 | 2017-02-14 | Synopsys, Inc. | Processor branch cache with secondary branches |
US9632791B2 (en) * | 2014-01-21 | 2017-04-25 | Apple Inc. | Cache for patterns of instructions with multiple forward control transfers |
US9471322B2 (en) | 2014-02-12 | 2016-10-18 | Apple Inc. | Early loop buffer mode entry upon number of mispredictions of exit condition exceeding threshold |
US20150254078A1 (en) * | 2014-03-07 | 2015-09-10 | Analog Devices, Inc. | Pre-fetch unit for microprocessors using wide, slow memory |
US9524011B2 (en) | 2014-04-11 | 2016-12-20 | Apple Inc. | Instruction loop buffer with tiered power savings |
CN104391563B (zh) * | 2014-10-23 | 2017-05-31 | 中国科学院声学研究所 | 一种寄存器堆的循环缓冲电路及其方法,处理器装置 |
US10203959B1 (en) * | 2016-01-12 | 2019-02-12 | Apple Inc. | Subroutine power optimiztion |
US10223123B1 (en) * | 2016-04-20 | 2019-03-05 | Apple Inc. | Methods for partially saving a branch predictor state |
CN111723920A (zh) * | 2019-03-22 | 2020-09-29 | 中科寒武纪科技股份有限公司 | 人工智能计算装置及相关产品 |
WO2020192587A1 (zh) * | 2019-03-22 | 2020-10-01 | 中科寒武纪科技股份有限公司 | 人工智能计算装置及相关产品 |
US20210200550A1 (en) * | 2019-12-28 | 2021-07-01 | Intel Corporation | Loop exit predictor |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05241827A (ja) * | 1992-02-27 | 1993-09-21 | Nec Ibaraki Ltd | 命令バッファ制御装置 |
JPH0773034A (ja) * | 1993-09-07 | 1995-03-17 | Nec Corp | 情報処理装置 |
JPH0877000A (ja) * | 1994-08-04 | 1996-03-22 | Internatl Business Mach Corp <Ibm> | スーパースカラ・プロセッサの電力消費を減少させる回路及び方法 |
JPH0991136A (ja) * | 1995-09-25 | 1997-04-04 | Toshiba Corp | 信号処理装置 |
JP2009053861A (ja) * | 2007-08-24 | 2009-03-12 | Panasonic Corp | プログラム実行制御装置 |
US20090217017A1 (en) * | 2008-02-26 | 2009-08-27 | International Business Machines Corporation | Method, system and computer program product for minimizing branch prediction latency |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3273240A (en) * | 1964-05-11 | 1966-09-20 | Steuart R Florian | Cutting tool |
US5860106A (en) * | 1995-07-13 | 1999-01-12 | Intel Corporation | Method and apparatus for dynamically adjusting power/performance characteristics of a memory subsystem |
US6622236B1 (en) * | 2000-02-17 | 2003-09-16 | International Business Machines Corporation | Microprocessor instruction fetch unit for processing instruction groups having multiple branch instructions |
US6678815B1 (en) * | 2000-06-27 | 2004-01-13 | Intel Corporation | Apparatus and method for reducing power consumption due to cache and TLB accesses in a processor front-end |
US7337306B2 (en) * | 2000-12-29 | 2008-02-26 | Stmicroelectronics, Inc. | Executing conditional branch instructions in a data processor having a clustered architecture |
US6993668B2 (en) * | 2002-06-27 | 2006-01-31 | International Business Machines Corporation | Method and system for reducing power consumption in a computing device when the computing device executes instructions in a tight loop |
US20040181654A1 (en) * | 2003-03-11 | 2004-09-16 | Chung-Hui Chen | Low power branch prediction target buffer |
US7028197B2 (en) * | 2003-04-22 | 2006-04-11 | Lsi Logic Corporation | System and method for electrical power management in a data processing system using registers to reflect current operating conditions |
US7444457B2 (en) * | 2003-12-23 | 2008-10-28 | Intel Corporation | Retrieving data blocks with reduced linear addresses |
US7475231B2 (en) * | 2005-11-14 | 2009-01-06 | Texas Instruments Incorporated | Loop detection and capture in the instruction queue |
US7496771B2 (en) * | 2005-11-15 | 2009-02-24 | Mips Technologies, Inc. | Processor accessing a scratch pad on-demand to reduce power consumption |
DE102007031145A1 (de) * | 2007-06-27 | 2009-01-08 | Gardena Manufacturing Gmbh | Handbetätigbare Schere |
US9772851B2 (en) * | 2007-10-25 | 2017-09-26 | International Business Machines Corporation | Retrieving instructions of a single branch, backwards short loop from a local loop buffer or virtual loop buffer |
JP2010066892A (ja) * | 2008-09-09 | 2010-03-25 | Renesas Technology Corp | データプロセッサ及びデータ処理システム |
CN105468334A (zh) * | 2008-12-25 | 2016-04-06 | 世意法(北京)半导体研发有限责任公司 | 对非控制流指令减少分支检验 |
US9170816B2 (en) * | 2009-01-15 | 2015-10-27 | Altair Semiconductor Ltd. | Enhancing processing efficiency in large instruction width processors |
DE102009019989A1 (de) * | 2009-05-05 | 2010-11-11 | Gardena Manufacturing Gmbh | Handbetätigte Schere |
JP5423156B2 (ja) * | 2009-06-01 | 2014-02-19 | 富士通株式会社 | 情報処理装置及び分岐予測方法 |
US8370671B2 (en) * | 2009-12-02 | 2013-02-05 | International Business Machines Corporation | Saving power by powering down an instruction fetch array based on capacity history of instruction buffer |
US8578141B2 (en) * | 2010-11-16 | 2013-11-05 | Advanced Micro Devices, Inc. | Loop predictor and method for instruction fetching using a loop predictor |
-
2010
- 2010-09-24 US US12/890,561 patent/US20120079303A1/en not_active Abandoned
-
2011
- 2011-09-19 TW TW100133615A patent/TWI574205B/zh active
- 2011-09-23 JP JP2013528400A patent/JP2013541758A/ja active Pending
- 2011-09-23 GB GB1305036.4A patent/GB2497470A/en not_active Withdrawn
- 2011-09-23 DE DE112011103212.9T patent/DE112011103212B4/de active Active
- 2011-09-23 KR KR1020137007391A patent/KR20130051999A/ko not_active Application Discontinuation
- 2011-09-23 WO PCT/US2011/053152 patent/WO2012040664A2/en active Application Filing
- 2011-09-23 CN CN201180045959.1A patent/CN103119537B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05241827A (ja) * | 1992-02-27 | 1993-09-21 | Nec Ibaraki Ltd | 命令バッファ制御装置 |
JPH0773034A (ja) * | 1993-09-07 | 1995-03-17 | Nec Corp | 情報処理装置 |
JPH0877000A (ja) * | 1994-08-04 | 1996-03-22 | Internatl Business Mach Corp <Ibm> | スーパースカラ・プロセッサの電力消費を減少させる回路及び方法 |
JPH0991136A (ja) * | 1995-09-25 | 1997-04-04 | Toshiba Corp | 信号処理装置 |
JP2009053861A (ja) * | 2007-08-24 | 2009-03-12 | Panasonic Corp | プログラム実行制御装置 |
US20090217017A1 (en) * | 2008-02-26 | 2009-08-27 | International Business Machines Corporation | Method, system and computer program product for minimizing branch prediction latency |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020107306A (ja) * | 2018-12-27 | 2020-07-09 | グラフコアー リミテッドGraphcore Limited | マルチスレッドプロセッサの命令キャッシュ |
US11567768B2 (en) | 2018-12-27 | 2023-01-31 | Graphcore Limited | Repeat instruction for loading and/or executing code in a claimable repeat cache a specified number of times |
Also Published As
Publication number | Publication date |
---|---|
CN103119537A (zh) | 2013-05-22 |
DE112011103212T5 (de) | 2013-07-18 |
CN103119537B (zh) | 2017-07-11 |
US20120079303A1 (en) | 2012-03-29 |
TW201224920A (en) | 2012-06-16 |
GB2497470A (en) | 2013-06-12 |
WO2012040664A3 (en) | 2012-06-07 |
WO2012040664A2 (en) | 2012-03-29 |
DE112011103212B4 (de) | 2020-09-10 |
TWI574205B (zh) | 2017-03-11 |
KR20130051999A (ko) | 2013-05-21 |
GB201305036D0 (en) | 2013-05-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013541758A (ja) | 命令フェッチユニットの電力を落とすことによりプロセッサ内の電力消費を低下させる方法および装置 | |
US7861066B2 (en) | Mechanism for predicting and suppressing instruction replay in a processor | |
JP5748800B2 (ja) | ループバッファのパッキング | |
EP2674858B1 (en) | Loop buffer learning | |
US9600289B2 (en) | Load-store dependency predictor PC hashing | |
US9201658B2 (en) | Branch predictor for wide issue, arbitrarily aligned fetch that can cross cache line boundaries | |
US8856447B2 (en) | Converting memory accesses near barriers into prefetches | |
CN112230992B (zh) | 一种包含分支预测循环的指令处理装置、处理器及其处理方法 | |
JP5513744B2 (ja) | 動的自動減衰デバイスアーキテクチャ | |
US9524011B2 (en) | Instruction loop buffer with tiered power savings | |
US20120204005A1 (en) | Processor with a Coprocessor having Early Access to Not-Yet Issued Instructions | |
WO2017053111A1 (en) | Method and apparatus for dynamically tuning speculative optimizations based on predictor effectiveness | |
US20030149861A1 (en) | Stalling instructions in a pipelined microprocessor | |
TWI757244B (zh) | 包含支持指示意圖呼叫或回傳的控制移轉指令的處理器和系統及使用指示意圖呼叫或回傳的控制移轉指令的方法 | |
US7346737B2 (en) | Cache system having branch target address cache | |
US10747539B1 (en) | Scan-on-fill next fetch target prediction | |
US20070294519A1 (en) | Localized Control Caching Resulting In Power Efficient Control Logic | |
KR20070118705A (ko) | 레지스터 파일에 액세스하기 위해 프리디케이트 값을이용하는 시스템 및 방법 | |
US20120079249A1 (en) | Training Decode Unit for Previously-Detected Instruction Type | |
US6844831B1 (en) | Split latency decoding | |
CN117170747A (zh) | 程序与指令处理、训练与预测方法与装置、处理器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140311 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140401 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140630 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140707 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140801 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20141014 |