JPH02206837A

JPH02206837A - パイプライン方式のコンピューターシステムにおける色々な個数の潜在的メモリーアクセス矛盾を解決する方法及び装置

Info

Publication number: JPH02206837A
Application number: JP1169734A
Authority: JP
Inventors: David B Fite; デヴィッド　ビー　ファイト; Tryggve Fossum; トリューグヴ　フォッサム; Ricky C Hetherington; リッキー　シー　ヒーザリントン; John E Murray; ジョン　イー　マーリー; Jr David A Webb; ディヴィッド　エイ　ウェブ　ジュニア
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-02-03
Filing date: 1989-06-30
Publication date: 1990-08-16
Also published as: DE68928812T2; CA1325283C; EP0380846A2; US5125083A; EP0380846B1; DE68928812D1; ATE170995T1; EP0380846A3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本願は、計算システムの成る側面を開示するものであっ
て、これについては本願と同時に出願された以下の米国
特許出願にも記載されている＝Ｅｖａｎｃｅ　ｅｔ　ａ
ｌ、、ＡＮ　ＩＮＴＥＲＦＡＣＥ　ＢＥＴＷＥＥＮ　Ａ
　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＡＮＤ　
Ａ　ＳＥＲＶＩＣＥ　ＰＲＯＣＥＳＩＮＧ　ＵＮＩＴＯ
Ｆ　Ａ　ＤＩＧＩＴＲＬ　ＣＯＭＰＵＴＥＲ（ディジタ
ルコンピューターのシステム制御装置とサービス処理装
置との間のインターフェース）　　：　Ａｒｎｏｌｄ　
ｅｔ　ａｌ、、ＭＥＴＨＯＤＡＮＤ　ＡＰＰＡＲＡＴＵ
Ｓ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ
　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩＰ
ＲＯＣＥＳＳＯＲＳＹＳＴＢＭ　ＷＩＴＨＴＨＥＣＥＮ
ＴＲＡＬ　ＰＲＯＣＥＳＳＩＮＧ　ＵＮＩＴＳ　（中央
処理装置を持ったマルチプロセッサーシステムのシステ
ム制御装置をインターフェースする方法及び装置）；Ｇ
ａｇｌｉａｒｄｏ　ｅｔ　ａｌ、、　ＭＥＴＨＯＤ　Ａ
ＮＤ　ＭＥＡＮＳ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ
　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡ
　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　ＷＩ
ＴＨＴＨＥ　ＳＹＳＴＥＭ　ＭＡＩＮ　ＭＥＭＯＲＹ　
　（システム主メモリーを持ったマルチプロセッサーシ
ステムのシステム制御装置をインターフェースする方法
及び装置）　　；　Ｄ、Ｆｉｔｅ　ｅｔ　ａｌ、、ＤＥ
ｃＯＤＩＮＧ　ＭＵＬＴＩＰＬＥ　５ＰＥＣＩＦＩＥＲ
３ＩＮ　Ａ　ＶＡＲＩＡＢＬＥ　ＬＥ！ＮＧＴＨｌＮ５
ＴＲＵＣＴＩＯＮ　ＡＲＣＨＩＴＢＣＴＵＲＥ　（可変
長命令アーキテクチャにおける多重指定子の解読）　　
；　Ｄ、Ｆｉｔｅ　ｅｔ　ａｌ、、ＶＩＲＴＵＡＬ　ｌ
Ｎ５ＴＵＲＣＴＩＯＮ　ＣＡＣＨＥ　Ｒ，ＥＦＩＬＬ　
ＡＬＧＯＲＩＴＨＭ　（仮想命令キャッシュ補給アルゴ
リズム）　　；　Ｈｅｒｍａｎ　ｅｔａｌ、、ＰＩＰＢ
ＬＩＮＢ　ＰＲＯＣＥＳＳＩＮＧ　ＯＦ　ＲＥＧＩＳＴ
ＥＲＡＮＤ　ＲＥＧＩＳＴＥＲＭＯＤＩＦＹＩＮＧ　５
ＰＥＣＩＦＩＢＲ３ＷＩＴＨＩＮ　ＴＨＥ　ＳＡＭＥ　
ｌＮ５ＴＲＵＣＴＩＯＮ　　（同じ命令内でのレジスタ
ー及びレジスター修飾指定子のパイプライン処理）　　
；　Ｍｕｒｒａｙｅｔ　ａｌ、、ＭＵＬＴＩＰＬＥ　ｌ
Ｎ５ＴＲＵＣＴＩＯＮ　ＰＲＥＰＲＯＣＥＳＳＩＮＧＳ
ＹＳＴＥＭ　ＷＩＴＨＤＡＴＡ　ＤＥＰＥＮＤＥＮＣＹ
　ＲＥＳＯＬＵＴＩＯＮ　ＦＯＲＤＩＧＩＴＡＬ　ＣＯ
ＭＰＵＴＥＲＳ　　（ディジタルコンピューターのデー
タ依存分解能を持った多重命令処理システム）　；　Ｄ
、Ｆｉｔｅ　ｅｔ　ａｌ、、ＰＲＢＰＲＯＣＥＳＳＩＮ
Ｇ　ＩＭＰＬＩＥＤ　５ＰＥＣＩＦＩＢＲ３ＩＮ　Ａ　
ＰＩＰＥＬＩＮＥＤ　ＰＲＯＣＥＳＳＯＲ（パイプライ
ン化したプロセッサーにおける暗示指定子の前処理）　
　ＨＤ、Ｆｉｔｅ　ｅｔ　ａｌ、、ＭＥＴＨＯＤ　ＯＦ
　ＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮ（ブランチ予測方
法）　　；　Ｆｏｓｓｕｍ　ｅｔ　ａｌ、、ＰＩＰＥＬ
ＩＮＥＤ　ＦＬＯＡＴＩＮＧ　ＰＯＩＮＴ　ＡＤＤＥＲ
ＦＯＲＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ；　　（ディ
ジタルコンピューターの）でイブライン化浮動小数点加
算器）　　；　Ｇｒｕｎｄｍａｎｎ　ｅｔ　ａｌ、＋　
５８ＬＦ　ＴＩＭＥＤ　ＲＥＧＩＳＴＥＲＦＩＬＥ　（
自己計時レジスターファイル）　　；　Ｂｅａｖｅｎ　
ｅｔ　ａｌ、、ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴ
ＵＳＦＯＲＤＥＴＥＣＴＩＮＧ　ＡＮＤ　Ｃ０ＲＲＥＣ
ＴＩＮＧ　ＥＲＲＯＲ３ＩＮ　Ａ　ＰＩＰＲＬＩＮＥＤ
　ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ　　（パイプライン化
コンピューターシステムにおいて誤りを検出し訂正する
方法及び装置）　　；　Ｆｌｙｎｎ　ｅｔ　ａｌ、、Ｍ
ＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲＡＲＢＩＴＲ
ＡＴＩＮＧ　ＣＯＭＭＵＮＩＣＡＴＩＯＮ　ＲＥＱＵＥ
ＳＴＳＵＳＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ
　ＵＮＩＴ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯ
ＲＳＹＳＴＥＭ　　（マルチプロセッサーシステムにお
０てシステム制御装置を使って通信要求を調停する方法
及び手段）　　；　Ｅ、Ｆｉｔｅ　ａｌ、、Ｃ０ＮＴＲ
０Ｌ　ＯＦ　ＭＵＬＴＩＰＬＥ　ＦＵＮＣＴＩＯＮ　Ｕ
ＮＩＴＳ　ＷＩＴＨＰＡＲＡＬＬＥＬ　０ＰＥＲＡＴＩ
ＯＮ　ＩＮＡ　ＭＩＣＲＯＣＯＤＥＤ　ＥＸＥＣＵＴＩ
ＯＮ　ＵＮＩＴ　（マイクｏ　＝：ｒ−ド化された実行
装置における並列動作機能付き多重機能装置の制御）　
　；　Ｗｅｂｂ、Ｊｒ、ｅｔ　ａｌ、、　ＰＲＯＣＥＳ
ＳＩＮＧＯＦ　ＭＥＭＯＲＹ　ＡＣＣＥＳＳ　ＢＸＣＥ
ＰＴＩＯＮＳ　ＷＩＴＨＰＲＩＩ：ＦＥＴＣＨＥＤＩＮ
ＳＴＲＵＣＴＩＯＮＳ　ＷＩＴＨＩＮ　ＴＨＥ　ｌＮ５
ＴＲＵＣＴＩＯＮ　ＰＩＰＥＬＩＮＥＯＦ　Ａ　ＶＩＴ
ＵＡＬ　ＭＥＭＯＲＹ　ＳＹＳＴＥＭ−ＢＡＳＥＤ　Ｄ
ＩＧＩＴＡＬ　ＣＯＭＰＵＴＢＲ（仮想記憶装置システ
ムベースドディジタルコンピューターの命令パイプライ
ン方式内先取りされた命令に伴うメモリーアクセス除外
の処理）；　Ｈｅｔｈｅｒｉｎｇｔｏｎ　ｅｔ　ａｌ、
、ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳＦＯＲＣ
０ＮＴＲ０ＬＬＩＮＧ　ＴＨＥ　Ｃ０ＮＶＥＲ３ＩＯＮ
　ＯＦ　ＶＩＲＴＵＡＬ　ＴＯＰＨＹＳＩＣＡＬ　ＭＥ
ＭＯＲＹ　ＡＤＤＲＥＳＳＥＳ　ＩＮ　Ａ　ＤＩＧＩＴ
ＡＬ　ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ　　（ディジタル
コンピューターシステムにおける仮想メモリーアドレス
から物理的メモリーアドレスへの変換を制御する方法及
び装置）；　Ｈｅｔｈｅｒｉｎｇｔｏｎ　ｅｔ　ａｌ、
、ＷＲＩＴＥ　ＢＡＣＫ　ＢＵＦＦＥＲＷＩＴＨＥＲＲ
ＯＲＣ０ＲＲＥＣＴＩＮＧ　ＣＡＰＡＢＩＬＩＴＩＥＳ
　（誤り訂正能力を持ったライトパックバッファー）　
　；　Ｆｌｙｎｎ　ｅｔａｌ、、ＭＢＴＨＯＤ　ＡＮＤ
　ＭＥＡＮＳ　ＦＯＲＡＲＢＩＴＲＡＴＩＮＧ　ＣＯＭ
ＭＵＩＮＣＡＴＩＯＮ　ＲＥＱＵＥＳＴＳ　ＵＳＩＮＧ
　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴＩＮ　
Ａ　ＭＵＬＴＩＰＲＯＣＢＳＳＩＮＧ　ＳＹＳＴＥＭ　
　（多重処理システムにおいてシステム制御装置を使っ
て通信要求を調停する方法及び手段）　　；　Ｃｈｉｎ
ｎａｓｗａｙ　ｅｔ　ａｌ、。

ＭＯＤＵＬＡＲＣＲＯ３ＳＢＡＲＩＮＴＥＲＣＯＮＮＥ
ＣＴＩＯＮ　ＮＥＴＷＯＲＫ　ＦＯＲＤＡＴＡ　ＴＲＡ
ＮＳＡＣＴＩＯＮＳ　ＢＢＴＷＥＥＮ　ＳＹＳＴＥＭ　
ＵＮＩＴＳ　ＩＮ　ＡＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ
ＳＹＳＴＥＭ　　（多重処理システムにおけるシステム
装置間でのデータトランザクションのためのモジュラー
クロスノく一相互接続ネ・ソトワーク）　　；　Ｐｏ１
ｚｉｎ　ｅｔ　ａｌ、、ＭＢＴＨＯＤ　ＡＮＤ　ＡＰＰ
ＡＲＡＴＵＳＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹ
ＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡＭＵＬ
ＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　ＷＩＴＨＩＮ
ＰＵＴｌｏＵＴＰＵＴ　ＵＮＴＳ　（入出力装置を有す
るマルチプロセッサーシステムのためのシステム制御装
置をインターフェースする方法及び装置）　　；　Ｇａ
ｇｌｉａｒｄｏ　ｅｔ　ａｌ、、　ＭＥＭＯＲＹ　Ｃ０
ＮＦＩＧＵＲＡＴＩＯＮ　ＦＯＲＵＳＥ　ＷＩＴＨＭＥ
ＡＮＳ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴ
ＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴ
−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　ＷＩＴＨＴＨＥ　
ＳＹＳＴＥＭ　ＭＡＩＮ　ＭＥＮＯＲＹ（システム主メ
モリーを持ったマルチプロセ・ソサーシステム用のシス
テム制御装置をインターフェースする手段に用いるメモ
リー排列）　　；　Ｇａｇｌｉａｒｄｏ　ｅｔ　ａｔ、
、　ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲＥＲＲ
ＯＲＣＨＢＣＫＩＮＧ　ＯＦ　ＤＲＡＭ−ＣＯＮＴＲＯ
Ｌ　５ＩＧＮＡＬＳ　ＢＥＴＷＥＥＮ　ＳＹＳＴＥＭ　
ＭＯＤＵＬＥＳ　（システムモジュール間のドラム制御
信号の誤りチエツクのための方法及び手段）。

本発明は、パイプライン方式のプロセ・ツサーのメモリ
ーアクセス動作を制御する装置に関し、特に、書き込み
されるべき書き込みキュー内で待機している先の書き込
み動作を有する記憶場所の読み出しを遅延させる「書き
込みキュー」の使用に関する。

普通のディジタルコンピューターは、メモリーから命令
を取り出して実行する「取り出し実行」サイクルに従っ
てデータを処理する。各サイクルは、命令によっては、
数個の中間段階を含むことがある。例えば、命令は、そ
の命令が実行される前にメモリーから取り出されなけれ
ばならないオペランドを指定することがある。

小さな、低速のコンピューターでは、取り出し−実行サ
イクルは１度に１個の命令について実行される。例えば
、次の命令の取り出しは、現在の命令の結果が格納され
るまでは行なわれない。取り出し一実行サイクルの各ス
テップに使用されるハードウェアは、その対応するステ
ップ中におりてのみ使用され、次の命令に必要とされる
までは遊んでいる。

大きなコンピューターは、命令を先取りすることにより
その実行時間を短縮するので、現在の命令が格納される
と直ちに次の命令を解読することが出来る状態となる。

これは「パイプライン方式」の単純な形であり、この場
合、該サイクルの第１ステツプは、現在の命令について
最後のステップが実行されるのと同時に次の命令につい
て実行される。パイプライン化のこの単純な形は、命令
を実行する合計の時間を短縮するものではあるが、次の
命令がそこから取り出されると思われている記憶場所を
現在の命令が変更する場合には、正しくない命令が先取
りされる可能性がある。これは、取り出される命令のア
ドレスを指す「プログラムカウンター」の値を変更する
ジャンプ命令又はブランチ命令の実行が完了した時に生
じ得る。従って、先取りされた命令の実行を止めて正し
い命令をメモリーから取り出させる制御論理が必要であ
るｑ最も進歩したコンピューターは、命令アクティビティの
全シーケンスをパイプライン方式で実行する。第１の例
はディジタル・エクイブメント社（Ｄｉｇｉｔｉｌ　Ｅ
ｑｕｉｐｍｅｎｔ　Ｃｏｒｐｏｒａｔｉｏｎ、１１１　
Ｐｏｗｄｅｒｍｉｌｌ　Ｒｏａｄ、Ｍａｙｎａｒｄ、Ｍ
Ａ９７１５４−１４１８　）が製造、販売しているＶＡ
Ｘ　　８６００コンピユーターである。ＶＡＸ　　８６
０θ用の命令パイプラインは、１９８５年のディジタル
・テクニカル嘩ジャーナル第１号、第８−２３ページの
Ｔ、　Ｆｏｓｓｕｍ外のｒＶＡＸ　　８６００システム
の概観Ｊ　（Ｔ、ＦＯＳＳｅｔ　ａｌ、、　　Ａｎ　Ｏ
ｖｅｒｖｉｅｗ　ｏｆ　ｔｈｅＶＡＸ　　８６００Ｓｙ
ｓｔｅｍ、　”　Ｄｉｇｉｔａｌ　Ｔｅｃｈｎｉｃａｌ
　Ｊｏｕｒｎａｌ、ｋｌ、Ａｕｇｕｓｔｌ　９８５．　
ｐｐ、　　８−２３）に記載されている。

命令取り出し、命令解読、オペランドアドレス生成、オ
ペランド取り出し、命令実行、及び結果格納のために別
々のパイプラインステージが設けられている。該パイプ
ラインステージは普通は使用中で、連続する命令を処理
しているが、パイプラインを通じての移動はいつでも最
高速度であるとは限らない。先にアドレス指定されたデ
ータブロックを格納する高速キャッシュメモリーの代わ
りに主メモリーからデータを取り出さなければないない
時、或は乗算又は除算が命令実行ステージを拘束する時
、色々なステージは遊んでいなければならない。

しかし、もっと高等なパイプラインシステムでは、後続
の命令の前処理と先の命令の実行との間に別の矛盾も生
じる。その種の矛盾の一つは、後続の命令用のオペラン
ドの取り出しが、未だ完了していない先の書き込み命令
により書き込まれるべき記憶場所を読むことを希望する
時に生じる。

例えば、オペランドアドレスは一般的にはパイプライン
の早いステージで利用可能であるが、そのアドレスから
読み出されるべき正しいデータは、その正しいデータを
格納する先の書き込み命令が完了した時点で初めて利用
可能になる。従って、正しいデータが利用可能となるま
ではオペランドアドレスの取り出しは待たされる。従っ
て、オペランドデータがメモリーから取り出される前は
、制御論理は、振り返って、実行される命令と格納され
る結果とを検査する。読み出されるべきオペランドアド
レスに結果が格納されると、制御論理は、転送ゲートが
オペランド取り出しステージによる正しいデータの結果
格納ステージからの直接取得を許すことを可能にする。

しかし、結果をオペランドアドレスに格納させる命令が
実行されているならば、取り出しステージは実行が終了
するまで待たされる。

パイプライン処理の第２の問題は、ブランチ命令が取り
出される時に生じる。全パイプラインを維持するために
、制御論理は、プログラムがどのブランチを追って行く
のかを予測し、該パイプライン内の命令を実行しなげけ
ればならない。ブランチ予測に実際に使われるプロセス
は、ここでは重要でない。そのプロセスがどの様なもの
であるにせよ、時には誤っていて、部分的に処理された
命令を全てパイプラインから流し出さなけれならないと
いうことを理解すれば充分である。

命令が実行される平均速度を更に高めるためには、たと
え命令実行ステージが乗算や除算等の複雑な命令探索の
実行に拘束されても、命令の前処理を継続することが望
ましい。−船釣には、実行ステージが拘束される時間は
色々であり、その間に色々な個数の命令が前処理される
。しかし、各々の前処理された命令は、結局、前処理さ
れるべき次の命令のオペランドアドレスに格納されたデ
ータを含むメモリー内のデータを変更することがある。

その上、誤ったブランチが検出されると、前処理された
命令のうちの幾つかはパイプラインから流されなければ
ならず、且つ、それは最早後続の命令の前処理に対する
潜在的矛盾の源泉と看做されるべきではない。

（発明の概要）パイプライン方式のプロセッサーにおいて複数のオペラ
ンドの先取り中に生じる色々な個数の潜在的メモリーア
クセス矛盾を解決するために、プログラム実行中にメモ
リーアクセス命令を制御する方法及び装置が提供される
。命令を前処理する手段は、それぞれソース及び宛先オ
ペランドである命令に応じて、前選択されたアドレスと
、読み出し及び書き込み信号のうちの一方とを送出し、
前処理が完了するとオペランドを送出する。実行手段は
、該オペランドを受取り、該ソースオペランドを実行し
、その結果としてのデータをメモリーに送り、該メモリ
ーからデータを受け取った後、該宛先オペランドを実行
する。書き込みバッファー手段は、前選択されたアドレ
スと読み出し信号と書き込み信号とを該前処理手段から
受取り、該書き込み信号に対応する前選択されたアドレ
スを格納し、該メツセージされたアドレスに対応するデ
ータを受け取ると、その格納された前選択されたアドレ
スをメモリーに送る。読み出し信号に対応するアドレス
を、該書き込みバッファー手段に格納されているアドレ
スの各々と比較し、若し該書き込みバッファーアドレス
のうちの少なくとも１個が該読み出しアドレスアドレス
に等しければ、遅延信号を送出する手段が設けられる。

最後に、オペランドの取り出しを遅延させる手段は、該
遅延信号に応答して、対応する書き込みバッファーアド
レスがメモリーに送られるまで該オペランドの取り出し
を遅延させる。

次に、添付図面を参照して本発明を具体的に説明する。

（実施例）本発明は、色々な形で実施することが出来るものである
が、その特定の実施例のみを図示し、以下に説明する。

しかし、本発明は、ここに開示した特定の形に限定され
るものではなく、特許請求の範囲の欄において定義され
た発明の精神及び範囲に属するあらゆる修正、同等物、
及び変形を網羅することが意図されている。

第１図はパイプライン方式コンピューターシステムＩＯ
の一部分の最高レベルのブロック図である。システムＩ
Ｏは、主メモリー１４へのアクセスを有する少なくとも
１個の中央処理装置（ＣＰＵ）１２を有する。この種の
システムでは、主メモリー１４を共有することにより、
追加のＣＰＵを使用することが出来ることが理解されね
ばならない。例えば、４個に及ぶＣＰＵが同時に作動し
て、共有された主メモリー１４を通して効率的に通信す
ることは現実的である。

ＣＰＵ１２内では、個々の命令の実行は、複数の小さな
タスクに分解される。それらのタスクは、その目的に最
適化された専用の、別々の独立した機能単位により実行
される。

各命令は結局は相異なる動作を行なうのであるが、各命
令を分解して得られた小さなタスクの多（は全での命令
に共通である。一般に、命令の実行中、命令取り出し、
命令解読、オペランド取り出し、実行、及び結果格納の
ステップが行なわれる。そこで、専用のハードウェアス
テージを使うことにより、これらステップを重ね合わせ
て命令処理の総量を増やすことが出来る。

パイプラインを通じたデータ経路は、各パイプラインス
テージの結果を次のパイプラインステージに転送するた
めのレジスターのそれぞれの組を含む。これらの転送レ
ジスターは、共通のシステムクロックによりクロックさ
れる。例えば、第１のクロックサイクルにおいて、命令
取り出しに専用されるハードウェアにより第１の命令が
取り出される。第２のクロックサイクルにおいて、その
取り出された命令は転送されて命令解読ハードウェアに
より解読され、同時に次の命令が命令取り出しハードウ
ェアによって取り出れる。第３クロツクサイクルにおい
て、各命令がパイプラインの次のステージにシフトされ
、新しい命令が取り出される。この様にして、パイプラ
インが満たされた後、命令は、各クロックサイクルの終
了時には完全に実行され終っている。

このプロセスは、製造環境における組み立てラインに似
ている。各労働者は、その作業ステージを通過する各製
品に対して専ら単一のタスクを行なう。各タスクが行な
われてゆくとき、その製品は完成に近づいてゆく。最終
ステージで、労働者がその割当のタスクを行なう毎に、
完成した製品が組み立てラインから出て行（。

第１図に示されている様に、ＣＰＵ１２は少なくとも３
個の機能単位、即ち、メモリーアクセス装置１６、命令
装置１８、及び実行装置２０、に区分されている。これ
らの装置は時には、それぞれＭＢＯＸ、ＩＢＯＸ、及び
ＥＢＯＸと称される。

命令装置１８は、命令を先取りし、オプコート（ｏｐｃ
ｏｄｅｓ　）を解読してオペランド及び結果特定子を得
、オペランドを取り出し、プログラムカウンター２４を
更新する。命令装置１８は、オペランド処理装置２２、
プログラムカウンター２４、及び命令解読器２６を含む
。プログラムカウンター２４は、メモリーアクセス装置
１６に維持されている高速キャッシュメモリー２８から
適切な命令を検索することが出来る様に、命令装置１８
に維持されている。キャッシュ２８は、主メモリー１４
に格納されている情報の僅かな部分のコピーを格納し、
メモリーアクセス時間を短縮することにより処理速度を
高めるために使用される。キャッシュ２８の動作を、メ
モリーアクセス装置１６の説明と関連させて以下に詳し
く説明する。

プログラムカウンター２４は、好ましくは、主メモリー
１４及びキャッシュ２８の物理的記憶場所ではな（て、
仮想記憶場所を使う。従って、命令を検索する前に、プ
ログラムカウンター２４の仮想アドレスを主メモリー１
４の物理的アドレスに翻訳しなければならない。従って
、プログラムカウンター２４の内容はメモリーアドレス
装置１６に転送され、そこで翻訳バッファー３０がアド
レス変換を行なう。命令は、変換されたアドレスを使う
ことによりキャッシュ２８内の物理的記憶場所から検索
される。キャッシュ２８は、該命令を、データ復帰ライ
ン３２を介して命令解読器２６に送る。キャッシュ２８
及び翻訳バッファー３０の較正と動作とはレビー氏及び
ニックハウス・ジュニア氏の下記の論文に記載されてい
る：Ｃｈａｐｔｅｒ　１１　ｏｆ　Ｌｅｖｙ　ａｎｄ　
Ｅｃｋｈｏｕｓｅ、Ｊｒ、、Ｃｏｍｐｕｔｅｒ　Ｐｒｏ
ｇｒａｍｍｉｈｇ　ａｎｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ
、Ｔｈｅ　ＶＡＸ−１１゜Ｄｉｇｉｔａｌ　Ｅｑｔｌｉ
ｐｍｅｎｔ　Ｃｏｒｐｏｒａｔｉｏｎ、　ｐｐ、　３５
１−３６８（１９８０）。

オペランド処理装置（ＯＰＵ）２２も、仮想アドレスを
作る。特に、０ＰＵ２２はメモリーソース（読み出し）
及び宛先（書き込み）命令の仮想アドレスを作る。少な
くともメモリー読み出し命令については、０ＰＵ２２は
、これらの仮想アドレスを、それらが物理的アドレスに
翻訳されるメモリーアクセス装置１６に送らなければな
らない。

次に、メモリーソース命令のオペランドを取り出すだめ
に、キャッシュ２８の物理的記憶場所がアクセスされる
。本発明の好適な方法を実施するために、０ＰＵ２２は
、メモリーアクセス装置１６に、メモリー宛先命令の宛
先の仮想アドレスも送る。仮想アドレスは、例えば、３
２ビツトの数である。この３２ビツトの仮想アドレスを
送る外、０ＰＵ２２は、その命令が読み出し動作を指定
するか又は書き込み動作を指定するかを示す３ビツト制
御フイールドも送る。仮想アドレスが読み出し命令に対
応することを制御フィールドが示す場合には、キャッシ
ュ２８は、特定された記憶場所からデータを検索し、そ
れをデータ復帰ライン３４経出で実行装置２０に送る。

逆に、書き込み動作については、書き込まれるべきデー
タが利用可能となるまでは、書き込みアドレスが格納さ
れる。明らかに、ＭＯＶＥ又はＡＤＤ等の命令について
は、書き込まれるべきデータは、該命令の実行が終るま
では、利用可能とはならない。しかし、宛先の仮想アド
レスは、該命令の実行に要する時間の間に、対応する物
理的アドレスに翻訳されることが出来る。また、命令を
実行する全体としての速度を高めるためには、この時間
中ＯＰＵが複数の命令指定子を前処理することが望まし
い。この目的のために、メモリーアクセス装置１６は、
色々な個数の書き込み動作の物理的宛先アドレスを格納
する「書き込みキュー」３６を翻訳バッファー３０にキ
ャッシュ２８との間に備えている。書き込みキュー３６
は、実行装置２０が命令を完了し、その結果としてのデ
ータをメモリーアクセス装置１６に送るまでは、アドレ
スを維持する。これらのデータは、先に格納された書き
込みアドレスと対にされ、キャッシュ２８の、その記憶
場所に書き込まれる。

０ＰＵ２２は、メモリーオペランドでない命令にも働き
掛ける。例えば、０ＰＵ２２は、直接的オペランド、短
いリテラル、及びレジスターオペランドも処理する。こ
の種の各命令において、０ＰＵ２２はその結果を実行装
置２０に直接送る。

命令を処理する第１のステップは、命令の「オプコード
」部分解読することである。各命令の第１部分は、該命
令において行なわれるべき動作を指定するオブコードか
ら成る。解読は、命令解読器２６において標準的テーブ
ル索引技術を使って行なわれる。命令解読器は命令を実
行するためのマイクロコード開始アドレスを索引テーブ
ルから発見し、該開始アドレスを実行装置２０に送る。

命令解読器はその後、実行装置は、先に格納されていた
マイクロコードの実行を、指示された開始アドレスから
開始することにより、指定された動作を行なう。また、
解読器は、ソースオペランド及び宛先オペランド指定子
が該命令のどの場所に存在するかを判定し、それらの指
定子を該命令の実行前に前処理させるためにオペランド
処理装置２２に送る。

メモリーアクセス装置１６は、キャッシュ２８、翻訳バ
ッファー３０、書き込みキュー３６、レジスター３８、
及びマルチプレクサ４０を含む。上記の様に、キャッシ
ュ２８は、主メモリーに格納された情報の小さな部分の
コピーを格納する高速メモリーである。キャッシュ２８
は、主メモリーより遥かに高速でアクセス可能である。

従って、その目的は、実行されるべきメモリーアクセス
（即ち、読み出し又は書き込み）に必要な平均時間を短
縮することである。キャッシュ２８は主メモリーに格納
された情報の小さな部分を格納しているに過ぎないので
、キャッシュ２８に内蔵されていないメモリーにアクセ
スしようとする試みる命令が時折現われる。キャッシュ
２８は、その様な「ミス」が起こった時を認知し、その
様な場合にはキャッシュ２８は、特定されたデータを主
メモリー１４から検索する。勿論、これらの「ミス」時
にはＣＰＵ１２の動作に支障があるが、全体としてのメ
モリーアクセス速度は向上する。

翻訳バッファー３０は、最後に使用された仮想アドレス
から物理的アドレスへの翻訳°を格納する高速連想記憶
装置である。仮想記憶システムでは、単一の仮想アドレ
スへの参照が、所望の情報が利用可能となる前に数回の
メモリー参照を行なわせる原因となることがある。しか
し、翻訳バッファー３０を使用した場合には、翻訳は、
単に翻訳バッファー３０において「ヒツト」を発見する
ことに還元される。

仮想アドレスから物理的アドレスへの翻訳が完了すると
、該物理的アドレスは書き込みキュー３６及びレジスタ
ー３８のうちの一方に転送される。その名が示す様に、
書き込みキュー３６は、対応する命令がメモリーへの書
き込みである場合に限ってその物理的アドレスを受け取
る。書き込みキュー３６の目的は、書き込み命令の物理
的書き込みアドレスのために仮の格納場所を提供するこ
とである。ＣＰＵ１２にパイプラインの性質を持ってい
るので、書き込みアドレスは、そこに書き込まれるべき
データより前に利用可能となる。

実際には、データは、実行装置２０において命令が実行
された後に初めて利用可能となる。更に、パイプライン
内の命令の複数のオペランド指定子を前処理したいので
、複数の物理的書き込みアドレスが、その対応のデータ
を待っていることがあり得る。従って、書き込みキュー
３６は、複数の物理的書き込みアドレスを収容する複数
位置・先入れ先出しバッファーである。

逆に、若し物理的アドレスに対応する命令が読み出し命
令であれば、翻訳バッファー３０は該読み出し命令のオ
ペランドに物理的アドレスを提供する。該読み出しアド
レスはレジスター３８に転送され、ここでマルチプレク
サ４０により選択され、キャッシュ２８に送られる。キ
ャッシュ２８は、特定された記憶場所にアクセスし、そ
の場所に格納されていたデータをデータ復帰ライン３４
を介して実行装置２０に送る。

読み出しのためのオペランド取り出し中にキャッシュ２
８に直ちにアクセスするが書き込みのための命令実行中
は遅延させられるＣＰＵ１２の能力は、パイプラインに
おけるタイミング問題の原因となり得る。例えば、連続
する命令が、最初の命令が記憶場所を修正し、その次の
命令がその同じアドレスを読み出すことを必要とするこ
とがある。両方の命令が一連の小さなステップで実行さ
れるので、該読み出し及び書き込み動作はシーケンス外
で実行され得る。書き込み命令の指定子が読み出し命令
の指定子の前に処理され、書き込み動作が読み出し動作
の前に実行される時でも、実行の遅延により、書き込み
動作の結果が格納される前に読み出し動作のための１個
以上のオペランドを取り出すことが可能となる。読み出
しオペランドの取り出しの結果、「陳腐な」データが実
行装置に戻されるかも知れない。従って、ＣＰＵ１２は
、その同じアドレスへの先の書き込み動作が完了するま
で読み出し動作を待たせることが出来なければならない
。

第２図はｒＭＯＶＬ　　ＭＥＭＩＳＭＥＭ２Ｊの形の４
バイト移動命令についての命令パイプラインの動作を示
し、ここでＭＯＶＬは実行されるべき動作を示し、ＭＥ
ＭＩ及びＭＥＭ２はそれぞれソースアドレス及び宛先ア
ドレスを指定するオペランド指定子である。第２図の対
角線方向に沿った箱は、ＣＰＵ１２が移動命令を実行す
るために行なう連続する動作を示す。第２図の左から右
へ、該動作は１１個の順次に進むサイクル又は時間間隔
（１）をおいて行なわれる。第２図において上から下へ
、該動作は、パイプラインの全長（Ｘ）に亙って１０個
の連続するステージで行なわれる。

第１ステージにおいて、その命令のためのプログラムカ
ウンター（ＰＣ）２４が場所２０１に生成される。これ
は、先の命令用のプログラムカウンター（第１図の２４
）の値を高めるが、又はブランチ命令の目標アドレスを
使うことによって、なされる。場所２０２の第２ステー
ジにおいて、命令装置は該プログラムカウンターの仮想
アドレスを持った翻訳バッファー（第１図の３０）にア
クセスする。該翻訳バッファーはその仮想アドレスを物
理的アドレスに変換して、メモリー装置キャッシュ２８
からデータのブロックを命令装置内のバッファー又はキ
ャッシュ（図示せず）にダウンロードする。命令装置内
のバッファー又はキャッシュが、ＰＣ２４により指示さ
れた命令を内蔵していなければ、第２ステージを実行す
φことだけが必要である。ＰＣが指示した命令ＭＯＶＬ
を検索するため、該キャッシュは場所２０３の第３ステ
ージにおいて読み出される。場所２０４の第４ステージ
は、ＭＯＶＬからのオプコード（Ｄｏ）を持った解読テ
ーブルにアクセスすることにより該命令を解読する。

その後、場所２０５の第５ステージにおいて、オペラン
ド仮想アドレスが第１アーギュメントＭＥＭＩから生成
される。同様に、その後、第５ステージの場所２０６に
おいて、宛先仮想アドレスが第２アーギュメントＭＥＭ
２から生成される。

第６ステージにおいて、この同じ時に、場所２０７で、
０ＰＵ２２は翻訳バッファー３０にアクセスしてオペラ
ンド仮想アドレスを物理的アドレスに変換させる。同様
に、その後、第６パイプラインステージにおいて場所２
０８で、０ＰＵ２２は翻訳バッファー３０にアクセスし
て宛先仮想アドレスを物理的アドレスに変換させる。

勿論、ＭＥＭ２に対応する物理的アドレスへの書き込み
動作は、格納されるべきデータがＭＥＭ２に対応する物
理的アドレスから読み出されるまでは、完了され得ない
。従って、ＭＥＭ２アドレスは、データが利用可能とな
るまでは書き込みキニー３６に格納される。場所２０９
の第７ステージは、メモリーアクセス装置キャッシュ２
８を読み、そのデータを実行装置２０に送る。

第８ステージにおいて、場所２１０で、オペランドデー
タ及び結果アドレスの全てが利用可能となり、命令が実
行される。第９ステージにおいて、場所２１１で、デー
タ及び書き込みフラグが記憶装置１６に送られ、書き込
みキューアドレスが書き込みキューから除去され、キャ
ツシュヒツトについて試験するためにキャッシュタグが
アクセスされる。キャツシュヒツトを仮定すると、実際
の書き込みは１０番目の、場所２１２の最後のステージ
において行なわれる。

第３図を参照すると、書き込みキュー３６は８項目円形
バッファー５０として略図示されている。

書き込みキュー３６は除去ポインター５２と挿入ポイン
ター５４とを含む。翻訳バッファー３０から送られた物
理的書き込みアドレスは、挿入ポインター５４により指
示された、８個のレジスター（０−７）のうちの１個に
ロードされる。各書き込みアドレスが書き込み３６にロ
ードされた後、挿入ポインター５４は時計回りにインク
リメントされるので、該ポインターは常にアドレスがロ
ードされるべき次のレジスターの場所を指示する。

同様に、除去ポインター５２は、実行装置２０から受信
される次のデータに対応するアドレスを内蔵したレジス
ターを指示する。そのアドレスは除去され、実行装置２
０からのデータは、キャッシュの所望の物理的記憶場所
に格納される。除去ポインター５２は時計回りにインク
リメントされる。

除去ポインター５２及び挿入ポインター５４は共にレジ
スター７からレジスター０まで包み、８個の書き込みキ
ューレジスター（０−７）のいずれをも指示することが
出来る。従って、現在の除去ポインター場所から時計回
り方向に挿入ポインター位置まで（ただし、挿入ポイン
ター位置を含まない）のレジスターだけが有効な書き込
みアドレスを内蔵している。（挿入ポインターが位置が
、キューが満杯である時に限って有効な書き込みアドレ
スを内蔵する：これは、挿入ポインターが除去ポインタ
ーと同じ位置を指す時のことである。）例えば、ポイン
ター５２．５４が第３図の位置にある時、レジスター１
−４が有効な書き込みアドレスを内蔵している。レジス
ター５．６．７、及び０は有効なアドレスを内蔵してい
ないので、各レジスターのタグ位置に立てられたフラグ
で指示されている。これらのレジスターは、二つの理由
から有効なアドレスを内蔵することが出来る。第１に、
プログラムの実行の開始付近では該レジスターは単に未
だ使われていないことがある。第２に、書き込みキュー
に挿入された有効なアドレスは、使用された後は「陳腐
」となる。実行装置２０から結果データが受信されると
、有効なアドレスは書き込みキューから除去され、その
アドレスが再使用されるのを防止するために、除去ポイ
ンター場所の有効フラグは除去ポインターがインクリメ
ントされる前にリセットされる。

書き込みキューレジスターに格納される物理的アドレス
は、好ましくは２９ビツトの長さであり、有効ビットを
含む５ビツトタグと共に格納される。

他の４個のタグビットは、その物理的アドレスの色々な
面を示すフラグとして使われる。該タグは、その物理的
アドレスを生成した仮想アドレスから物理的アドレスへ
の翻訳中にページ誤りが生じたかを示す「誤りビット」
であるビット０を含む。

ビットｌは、物理的アドレスが多倍精度の結果について
の一連のアドレスのうちの最後のアドレスであることを
示す「最後ビット」である。ビット２は、物理的アドレ
スがカットワードの２個の異なる部分を書き込むために
使われるべきかを示す「真カットビット」である。ビッ
ト３は、物理的アドレスがカットワードの一部の場所を
特定するかを示す「カットビット」である。最後にビッ
ト４は「有効ビット」である。これらタグピットの機能
は、第５図及び第９図と関連して詳しく説明する。

第４図を参照すると、書き込みキュー３６の詳細なブロ
ック図が示されている。２９ビツト物理的アドレスはア
ドレスバス５６を介してレジスタ−０−７（ＲＥＧＯ−
ＲＥＧ７）へ送られる。８個の解読済み出力を持った３
ビツトカウンターは挿入ポインターを提供し、その解読
済み出力の一つ一つは、レジスター０−７の各々のクロ
ックイネーブル入力に供給される。従って、任意の与え
られた時点において挿入ポインターカウンター５４はレ
ジスター０−７のうちの１個だけがアドレスバス５６上
にある物理的アドレスを受け取ることを可能にする。更
に、アドレス５６は異なる時に読み出しアドレス及び書
き込みアドレスを運ぶことに留意するべきである。アド
レス５６は、アドレスバスが現在は書き込み動作用の宛
先アドレスを運んでいるか否かを示す読み書き制御ビッ
トを運ぶ。従って、各レジスターのクロックイネーブル
入力は、この制御ビットと、挿入ポインターカウンター
のそれぞれの出力との論理ＡＮＤを受け取る。従って、
アドレスは、該アドレスが書き込みアドレスに対応する
時、即ち、該書き込み制御ビットが１である時、除去ポ
インターが指示するレジスターにロードされる。従って
、挿入ポインターカウンター５４はこの制御ビットをカ
ウントイネーブル信号としても受信するので、挿入ポイ
ンターは、書き込みアドレスが書き込みキューにロード
された直後にインクリメントされる。

逆に、若し読み書き制御ビットがゼロであれば、該アド
レスは読み出し命令のオペランドに対応し、従って物理
的読み出しアドレスに対応する２９ビツトは比較器５８
ａ−５８ｈに送られる。比較器５８ａ−５８ｈは、対応
するレジスター０−７の各々に内蔵れれている２９ビッ
ト物理的書き込みアドレスからの入力も受け取る。物理
的読み出しアドレスは有効な書き込みアドレスの各々と
比較され、若し一致があれば、比較器は出力信号ＯＲゲ
ート６０に送る。ＯＲゲート６０の出力は０ＰＵ２２に
供給されて、別のオペランドの前処理を、そのアドレス
への書き込み動作が完了するまで、待たせる。

読み出しアドレスと無効な書き込みアドレスとの比較を
防止するために、書き込みアドレスタグの有効ビットは
比較器５８ａ−５８ｈをイネーブルするために使われる
。各有効ビットは、それぞれのレジスターが新しい書き
込みアドレスを受け取ることが出来る様にイネーブルさ
れる時にセットされ、各有効ビットは、書き込みアドレ
スがそのそれぞれのレジスターから除去される時にリセ
ットされる。この様にして、保留された書き込みアドレ
スを内蔵したレジスターのみが、存在する読み出しアド
レスと比較される。斯（して、読み出し動作は、その同
じアドレスへの先の書き込み動作の全てが保留されてい
る間に限って延期される。

除去ポインター５２は、マルチプレクサ６２の選択ライ
ンに接続された３ビツトカウンターである。マルチプレ
クサ６２の入力は書き込みキューレジスター０−７の出
力に接続され、その出力はメモリーアクセス装置キャッ
シュ２８に接続されている。従って、除去ポインター５
２は、どのレジスターをキャッシュ２８に送るかを制御
する。

マルチプレクサ５４の動作は実行装置２０によりなされ
る。書き込み命令からのデータが利用可能である時、マ
ルチプレクサはイネーブルされ、該データはキャッシュ
２８に送られる。有効ビットレジスター場所用のそれぞ
れのリセット信号を提供するために、特定のレジスター
が選択される外、除去ポインターが解読され、解読され
た出力が「除去ポインターインクリメント信号」　（第
９図を見よ）と共にゲート制御される。「除去ポインタ
ーインクリメント」信号も、除去ポインターカラターの
カウントイネーブル入力に供給される。

ここで第５図を参照すると、メモリーページ誤りをもた
らす書き込み動作を防止する制御論理を示すフローチャ
ートが示されている。クロックサイクルの開始時に、除
去ポインター５２により選択された書き込みキューレジ
スター０−７の内容がマルチプレクサ６２を通して送ら
れ、各タグビットが検査される。最初に、判定ブロック
６４において、「誤りビット」が検査されて、メモリー
ページがキ、ヤッシュ２８内にあるか否か判定される。

若し誤りビットがセットされていれば、制御権はブロッ
ク６６に亙り、そこでハードウェアが主メモリー１４か
ら選択されたページを検索する。

殆どの場合、該ページはキャッシュ２８内にあり、制御
権は判定ブロック６８に亙る。

ステップ６８において、「最後のビット」が検査されて
、該アドレスが多倍精度結果の一連のアアドレスのうち
の最後のビットであるか否か判定される。若し最後ビッ
トがセットされていれば、制御権はブロック７０に亙り
、物理的アドレスがキャッシュ２８に送られて実際の書
き込み動作を完了させる。その他の場合は、該アドレス
は、多倍精度結果の最初の部分又は中間の部分の所望の
格納場所である。多倍精度書き込み動作は、隣接する複
数の記憶場所にデータを格納し、最後のビットは、多倍
精度書き込み動作の最後のバイトに対応するアドレスに
セットされる。その様な多倍精度結果の最初のアドレス
の翻訳中にページ誤りが検出されなかったとしても、最
後のアドレスは最初のアドレスとは異なるページをアド
レス指定することがある。従って、多倍精度結果の最初
の部分は、最後の部分についてページ誤りが生じないこ
とが確認するまでは書き込みされるべきでない。

従って、判定ブロック７２において、ページ変更検出信
号（ＰＣＤ）が検査される。ＰＣＤ信号は、多バイト書
き込み動作の残りのバイトが現在のアドレスと同じペー
ジにあるか否かを示す。この状態は、存在する物理的ア
ドレス自体から判定されるが、その理由は、それは該物
理的アドレスがページの最後の部分にある時に生じるか
らである。この目的のための解読倫理が第８図に示され
ており、且つ以下に説明をする。若しＰＣＤがセットさ
れておらず、全てのバイトがメモリー内の同じページに
あって、ページエラーがあり得ないことを示していれば
、書き込み動作の進行がブロック７２において許される
。しかし、若しページに変更があれば、制御論理は、矛
盾をなるべく早く解決し、メモリーへの結果の書き込み
の遅れを避けるために、書き込みキュー内の他の項目の
誤りをビットを検査するべきである。

多倍精度書き込み動作において各バイトについて誤りビ
ットを検査する必要はない。むしろ、若しワードのバイ
トのいずれかがページの境界と交叉するならば、書き込
み動作の初めと終は必然的に異なるページにあるので、
最後のバイトのアドレスの誤りビットを検査することの
みが必要である。従って、判定ブロック７６において、
制御論理は、多倍精度結果の「次の最後のバイト」のキ
ューアドレスを発見するためにキュー内のタグビットを
振り返って検査する。この「次の最後のパイトノは、そ
の「最後ビットｊがセットされている（時間回り方向に
おいて）次の書き込みキューアドレスにより指示される
。若し最後のバイトの「誤りビット」がセットされてい
れば、該ページはキャッシュ２８において利用可能では
な（て、主メモリー１４から検索されなければならない
。

さもなければ、若し「誤りビット」がセットされていな
ければ、両方のページが存在し、書き込みブロック７８
において進行することが出来る。

ここで第６図を参照すると、多倍精度結果の最後のバイ
トについてページ誤りが存在するか否か判定するのに使
われる論理回路のブッロク図が示されている。この判定
は、ｒ次の最後のバイト」のアドレスを発見して、マル
チプレクサ８１で対応する誤りビットを選択することに
よりなされる。

マルチプレクサ８１の出力は、インバーター８２を通さ
れ、ＡＮＤゲート８３において、キュー内に有効な最後
のビットが存在するか否かを示すＯＲゲート８４からの
信号とのＡＮＤが取られる。

ＡＮＤゲート８５は、「分からない」と、反転された誤
りビット信号とを組み合わせて、ページ誤りがない時に
は、「高レベル」となる信号に到達する。

「次の最後の調整」アドレスの位置を突き止める方法は
、除去ポインターから始まり、「次の最後の調整」フラ
グが最後に現れるまで円形レジスターの周囲を時計回り
に進行する。該フラグを求めて置火に試験する簡単なプ
ロセスである様に見える。これは現実であるが、その試
験に必要な論理回路は大規模である。例えば、２ないし
９個の入力を有する６４個のＡＮＤゲートと、８個の８
入力ＯＲゲートとが必要とされる。書き込みキューに内
蔵されたアドレスの全てを、除去ポインターがゼロアド
レスに移される様に、シフトさせることによって、この
回路を大いに簡単化することが出来る。論理回路は、除
去ポインターに対する１次の最後の調整」アドレスを判
定し、この相対アドレスを除去ポインターの絶対アドレ
スに加える必要があるだけである。固定されたアドレス
に対する「次の最後のバイト」アドレスを判定する方が
相当容易である。（第７図に示されている様に、７個の
ＡＮＤゲートを必要とするに過ぎない。）除去ポインタ
ーは円形バッファーの８個の位置のいずれをも取ること
が出来るので、直接判定の論理は、除去ポインターに対
するその場所によって各レジスターに優先順位を割り当
てなければならない。明らかに、除去ポインターが最高
の優先順位を持ち、優先順位は除去ポインターから時計
回り方向に下がってゆ（。逆に、第６図の好適なシステ
ムにおいては、優先順位符号器９０は、除去ポインター
がゼロアドレスにあると仮定する。最高の優先順位はな
お除去ポインターに割り当てられるが、除去ポインター
は常に多位置シフト装置８９により「ゼロアドレス」に
位置する様に「移される」。従って、優先順位は、除去
ポインターがゼロアドレスであると仮定することが出来
なければ存在することとなる８個のあり得る場合のうち
の１個だけについて判定し、割り当てなければならない
。しかし、優先順位符号器の出力は、除去ポインターの
実際のアドレスにではなくて「ゼロアドレス」に参照さ
れる。従って、優先順位符号器の出力を「ゼロアドレス
」に対するアドレスに変換するアドレス符号器が使用さ
れ、モジューロ−８（３ビツト）加算器９６は、その相
対アドレスを除去ポインターの値に加算して、マルチプ
レクサ８１により選択されるべき適切な誤りビットのア
ドレスを得る。

第７図は、第６図に示されているブロック図の好適な実
施例の略図である。円形バッファーの各レジスターの「
最後のビット」出力からの「最後のビットＪ　ＬＢＯ−
ＬＢ７は、一連の２人力ＡＮＤゲー）８６ａ−８６ｈに
おいて、その同じレジスターＶＤ　Ｏ−ＶＤ　Ｔの「有
効ビット」出力からの各°「有効ビット」と組み合わさ
れ、該アドレスが有効であることを保証する。これらの
ＡＮＤゲート８６ａ−８６ｈの全ての出力は、組み合わ
せられてシフト装置８９を形成する８個の８人カマルチ
プレクサ８８ａ−８８ｈのバンクへの入力となる。マル
チプレクサ８８ａ−８８ｈは、全ての「有効な最後のビ
ット」をシフトさせる「バレル型シフタ」として作用す
るので、除去ポインターは実際上「有効な最後のビット
」関してゼロアドレスに移される。従って、７個のＡＮ
Ｄゲート９２ａ−９２ｇを含む簡単な優先順位符号器９
０は、除去ポインター５２を参照して次の有効な最後の
ビットを判定する。

ＡＮＤゲート８６ａ−８６ｈの８個の出力は、マルチプ
レクサ８８ａ−８８ｈの各々の全ての入力に直結されて
いるが、各入力は次の様に別様に接続される：即ち、若
し除去ポインターがゼロであれば、マルチプレクサ出力
ＱＯ１Ｑｌ、Ｑ２、・・・、Ｑ７は最後のビットＬＢＯ
１ＬＢＩＳＬＢ２、・・・ＬＢ７に直接対応し；若し除
去ポインターが１であれば、マルチプレクサ出力ＱＯ１
Ｑ１、Ｑ２、・・・、Ｑ７はＬＢＩＳＬＢ２、・・・、
ＬＢ７、ＬＢＯに対応し；・・・；若し除去ポインター
が７であれば、マルチプレクサ出力ＱＯ１Ｑ１、Ｑ２、
・・・、Ｑ７はＬＢ７、ＬＢＯｌ・・・ＬＢ６に対応す
る。これは、各マルチプレクサ８個の入力ラインの組へ
の接続が、その隣りのマルチプレクサの入力ラインの組
に対して１入力位置だけ回転される様にＡＮＤゲート出
力のマルチプレクサ入力への接続パターンを物理的に変
更することによって達成される。

除去ポインターアドレスが各マルチプレクサ８８ｃｍ８
８ｇの選択された入力を制御するので、シフト装置８９
の出力は、実際上、書き込みキュー３６内の有効な「最
後の」ビットのシフトされたものであり、除去ポインタ
ー５２のアドレスの有効なビットはＱＯに位置する。例
えば、若し除去ポインター５２が書き込みキュー３６の
４番目のレジスターにあるならば、シフト装置８９は入
力ＬＢＩ、ＬＢ５、ＬＢ６、・・・、ＬＢ３を出力ＱＯ
−Ｑ７に送る。従って、４番目の書き込みキューレジス
ターの有効な「最後の」ビットはＱＯに送られる。

マルチプレクサ出力Ｑ　Ｏ−Ｑ　７はマルチプレクサ出
力Ｑ　Ｏ−Ｑ　７は、どの書き込みキューアドレスが「
次の最後の調整」であるか判定する優先順位符号器論理
回路９０に送られる。書き込みキューアドレスは、除去
ポインターをＱＯに、残りのアドレスを元の順序でＱｌ
−Ｑｌに置く様にシフトされているので、優先順位はＱ
　Ｏ−Ｑ　７でなければならない。Ｑｌは、他のアドレ
スＱ　Ｏ−Ｑ　６のいずれもが最後の調整でない場合に
限って「次の最後の調整」となることが出来る。同様に
、ＱＯは、アドレスＱＯ−Ｑ５のいずれもが最後の調整
でない場合に限って最後の調整となることが出来る。逆
に、若しＱＯが最後の調整であれば、それは次の最後の
調整でなければならない。従って、該論理回路は７個の
ＡＮＤゲー）９２ａ−９２ｇを包含し、そこで各出力と
、より高い優先順位を持ったレジスターの逆とのＡＮＤ
が取られる。Ｑｌは残りの全てのレジスターＱ　Ｏ−Ｑ
　６の逆と組み合わせられ、ＱＯはレジスターＱ　Ｏ−
Ｑ　５の逆のみと組み合わせられなければならない。

ＡＮＤゲー）９２ａ−９２ｇの出力とマルチプレクサ８
５のＱＯの出力とは、アドレス符号器９４への入力を形
成する。優先順位符号器９０の構造は、−時に単一の出
力のみが「アサートされる」ことを許す。ＡＮＤゲート
９２ａ−９２ｇの各々は互いに他に対して排他的である
。しかし、優先順位符号器９０の出力のいずれもが高レ
ベルでないということは可能である。この様な状況は、
書き込みキュー３７に有効な最後のビットが無くて、そ
れが特別の場合として処理される時に生じる。ＯＲゲー
ト９６は、有効な最後のビットが書き込みキュー内に存
在する時を検出し、その出力は最後の結果を限定する。

アドレス符号器９４は、除去ポインターアドレスに対す
る次の最後の調整のアドレスに対応する３ビツトアドレ
スを出力する。例えば、次の最後の調整がマルチプレク
サ８５のＱ４出力に対応するレジスターにあるならば、
ＡＮＤゲート９２ｄは「アサートされた」信号を符号器
９４に送り、該符号器は１００の出力を生成する。これ
は、次の最後の調整アドレスが除去ポインターアドレス
から４レジスター離れて位置していることを示す。

従って、次の最後の調整アドレスに到達するために、符
号器９４の出力は除去ポインターアドレスに加えられる
。符号器出力及び除去ポインターアドレスは、加算器９
６のそれぞれの３ビツト入力に接続されている。加算器
９６は、結果として得られた和の下位３ビツトを次の最
後の調整の絶対アドレスとして出力する。従って、前述
した実施例においては、除去ポインターは除去ポインタ
ーから離れた絶対アドレス４（１００）のレジスターに
あって、該加算器からの下位３ビツトの和はゼロ（００
０）である。従って、次の最後の調整アドレスは、円形
のバッファーのレジスター４にある。従って加算器９６
は次の最後のバイトの書き込みキューアドレスをマルチ
プレクサ８１の選択入力に送る。マルチプレクサ８１へ
の入力は書き込みキューレジスターの誤りビットである
。

第８図は、ページ横断検出論理を示す。（第４図のマル
チプレクサ６２からの）物理的アドレスの下位９ビツト
は、書き込まれるべきデータがページの境界と交叉する
か否か判定するために使われる。データの各ページは、
６４本の８バイトラインに配列された５１２バイトから
成る。上０位ビットはページ上のラインを指示し、下位
３ビツトはライン内のバイトの場所を指示する。書き込
みの結果がページの境界を横断することとなるか否かを
判定するために必要なことは、該ページの最初のバイト
の場所と、書き込みされるべきデータの長さとを知るこ
とだけである。

カッド書き込み時には８バイトの最大書き込み長さが生
じ、各行が８バイトの長さであるので、ページの最後の
行へ書き込み時に限ってページ境界と交叉する危険があ
る。従って、ページの最後の行のアドレス指定かへ６人
力ＡＮＤゲート１００によって検出される。しかしカッ
ドワードは、若し場所５０４　（１１１１１１０００）
から始まる様に位置合わせされていれば、最後の８バイ
トの行に適切に書き込まれることが出来る。５０４より
大きい場所から始まるカッドワード書き込みは、８バイ
トに満たないバイトがページに残ることになるので、必
然的にページの境界を横断することになる。従って、３
人力ＯＲゲート１０２は、いずれかのカッドワードが適
切に位置合わせされていないことを検出することが出来
る。最後の３人力ＡＮＤゲート１０４は、ＯＲゲート１
０２の出力を「カッドビット」と「ページの最後の行」
信号とで修飾することにより、カッドページ交叉を検出
する。

同様に、長ワード書き込みは、その４バイト長を収容す
るために場所５０８以下から開始されなければならない
。従って、長ワードはビ・ソト、若しＡＯ及びＡＩがゼ
ロでなければ、Ａ　２−Ａ　８が全てｌであるならばペ
ージを横断する。長ワードの位置合わせは、２人力ＯＲ
ゲート１０６により検出される。長ワードの場合はイン
バーター１０８により、検出される。長ワードページ横
断の条件の組み合わせは４人力ＡＮＤゲートｌｌＯによ
り検出される。

２人力ＯＲゲート１１２は、カッドワード信号と長ワー
ドページ横断信号とを組み合わせて、所望のＰＣＤ信号
を提供する。

第９図は、除去ポインターカウンターをインクリメント
し、書き込みキューを流すための制御論理の略図である
。普通、除去ポインター５２は、項目がメモリーに書き
込まれる毎にインクリメントされる。しかし、カッドワ
ードは特別の場合である；書き込みキュー３６は各カッ
ドワードについて単一の項目を包含するが、各カッドワ
ード書き込みには２個の書き込み動作が必要である。フ
リップフロップ１１４は、カッドワードの最初の半分が
書き込まれる時にセットされる「次回アラウンドフラグ
」従って、結果が書き込みキュー３６の頭の物理的アド
レスに書き込まれる時、「次回アラウンドフラグ」がセ
ットされるが、又は「新カソード」ビットがセットされ
ない場合に限って除去ポインター５２はインクリメント
される。若し「次回アラウンド」フラグはセットされな
いが「新カソード」ビットがセットされるならば、「次
回アラウンド」フラグはセットされる。「次回アラウン
ド」フラグは、除去ポインターカウンター５２がインク
リメントされる時に、又は初期化の時に、クリアされる
。

流し操作は、ブランチ予測が命令装置により検出された
通りに無効である時に、又は割り込みその他の例外又は
初期化信号に応じて行われるべきである。しかし、流し
操作はカッドワード　書き込み中に行われるべきではな
い。従って、留保されているカッドワードの後半部が書
き込まれるまではフリップフロップ１１６が流し要求信
号を格納している。流し信号は、ＡＮＤゲートｌ１８及
びＯＲゲート１２０により生成される。

流し時には、除去ポインターカウンター５２は入力ポイ
ンターカウンター５４の値にセットされ、全ての「有効
ビット」がクリアされる。

【図面の簡単な説明】

第１図は、中央処理装置及び付属のメモリーの一部の最
高レベルブロック図である。第２図は、長ワードＭＯＶＥオペランドのパンブライン
処理の機能図である。第３図は、書き込み動作を待ち合わせさせるための８項
目円形バッファーの機能図である。第４図は、書き込みキュー円形バッファーの詳細ブロッ
ク図である。第５図は、試験される色々な条件と、メモリーページ誤
りとなる書き込み動作を阻止するために行われる対応す
る動作とを示すフローチャートである。第６図は、書き込みキュー内の特定の書き込み動作のデ
ータの最後のバイトの位置を発見するために使われる回
路の一般的ブロック図である。第７図は、第６図のブロック図に一致する特別の回路の
略図である。第８図は、書き込み動作がページ横断を生じさせる時を
検出する回路の略図である。第９図は、書き込みキューレジスターを流す制御論理を示す機能図である。Ｆ＆Ｐ１

Claims

【特許請求の範囲】

（１）パイプライン方式プロセッサー用のプログラムに
おけるメモリーアクセス命令の実行中にメモリーアクセ
スを制御する装置であって、複数のアドレス指定可能な記憶場所を有し、データと、
対応アドレスとを受け取る前記のアドレス指定可能な記
憶場所のうちの指定された一つに前記データを格納する
メモリーを有し、前記命令を前処理する手段を有し、該
前処理手段は、動作コードと、各命令についての少なく
とも１個のオペランド指定子とを取り出し、解読に応答
して、指定されたアドレスと、少なくとも１個の読み書
き信号とを送出する手段を包含しており、前記読み書き
信号は、前記アドレスが、指定されたソースオペランド
についての読み出しアドレスであるのか又は指定された
宛先オペランドについての書き込みアドレスであるのか
を示し、前記読み出しアドレスは、該メモリーから指定
されたソースオペランドを取り出すために送出され、前記動作コードに応じて、前記オペランドがソースオペ
ランドである時には、その指定されたオペランドに対し
て前記動作コードに対応する動作を行ない、前記オペラ
ンドが宛先オペランドである時には結果のデータを前記
メモリーに送る実行手段を有し、該前処理手段から、指定されたアドレス及び該読み書き
信号を受取り、該書き込みアドレスを格納し、該書き込
みアドレスに対応する結果データを受け取るとその格納
されたアドレスを前記メモリーに送る書き込みバッファ
ー手段を有し、該読み出しアドレスを該書き込みバッファー手段に格納
されたアドレスの各々と比較し、該書き込みバッファー
に格納されたアドレスのうちの少なくとも１個が該読み
出しアドレスのうちの１個と等しければ待ち信号を送出
する手段を有し、前記待ち信号に応じて前記の前処理手段を待たせること
により、対応する書き込みバッファーアドレスが前記メ
モリーに送られ且つ前記書き込みバッファーアドレスに
対応する結果データが前記実行手段から利用可能となる
まで前記メモリーからのソースオペランドの取り出しを
延期させる手段とを有することを特徴とする装置。
（２）該書き込みバッファー手段は、複数のレジスター
を有する先入れ先出しバッファーと、次の書き込みアド
レスが格納されることとなるレジスターを指示する挿入
ポインターと、複数のレジスターのうちのどのレジスタ
ーが、受け取られた結果データに対応するアドレスを内
蔵しているかを指示する除去ポインターとを包含するこ
とを特徴とする請求項１に記載の装置。
（３）該前処理手段は、分岐命令に応じて該プログラム
がどの命令経路に沿って実行されるかを予測し、その予
測した命令をパイプラインに配置し、若しその予測した
経路に沿ってプログラムが実行されないことを検出した
ならば流し信号を送出する手段を含み、前記装置は更に
、該流し信号を受信すると該書き込みバッファー手段を
無効にする手段を有することを特徴とする請求項１に記
載の装置。
（４）前記実行手段は、前記メモリーの複数の連続する
書き込みアドレスに格納されるべき、単一の動作から生
じた複数ワードの結果データを送出する手段と、前記複
数ワードの結果データの送出を指示する信号を送出する
手段とを含み、前記装置は更に、前記複数ワードの結果
データの送出を指示する信号を受け取ると、該流し信号
の送出を阻止する手段を有することを特徴とする請求項
３に記載の装置。
（５）所定の長さの複数の区画を有する主メモリーと、該主メモリー区画の一部を中に格納したキャッシュメモ
リーと、該書き込みバッファー手段に格納されているアドレスか
ら開始する、格納されるデータが別のキャッシュメモリ
ー区画に格納されることになることを検出するとページ
変更フラグをセットする手段と、ページ変更フラグがセットされると、該キャッシュメモ
リー区画を、該書き込みバッファー手段に格納されたア
ドレスにデータを格納するのに必要な区画と比較し、そ
の必要なメモリー区画が該キャッシュにおいて利用可能
でなければ第１信号を送出する手段と、該第１信号を受信すると該データの格納を阻止する手段
とを更に含むことを特徴とする請求項１に記載の装置。
（６）前記前処理手段は、前記書き込みオペランドの一
つが、連続する書き込みアドレスに格納されるべき結果
データの複数のワードを指定する時を示す複数ワード指
示信号を送出する手段を含み、前記書き込みバッファー手段は、更に、前記複数ワード
信号に応答して、前記複数ワード信号に付随する複数の
連続する書き込みアドレスと、格納される前記複数ワー
ド信号に付随する最後の連続する書き込みアドレスをフ
ラグで示す指示とを格納する手段を含み、キャッシュメモリー区画を比較する前記比較手段は、格
納済みの、前記複数ワード信号に付随する最後の連続す
る書き込みアドレスとして前記指示によりフラグで示さ
れている次の書き込みアドレスの所要のメモリー区画を
判定する手段を含むことを特徴とする請求項５に記載の
装置。
（７）前記書き込みバッファー手段は、前記書き込みア
ドレスを格納する格納レジスターを含み、前記格納レジ
スターはそれぞれ連続するアドレスを有し、前記比較手
段は、前記複数ワード信号に付随する最後の連続する書き込み
アドレスを格納する前記レジスターのうちの一つの指示
を得て、前記実行手段により送出されるべき次の結果デ
ータの書き込みアドレスを格納する格納レジスターのア
ドレスに応じて前記指示をシフトさせることにより、前
記実行手段により送出されるべき次の結果データの書き
込みアドレスが、前記複数ワード信号に付随する最後の
連続する書き込みアドレスであるか否かの指示から始ま
る一連の指示を得るシフト手段と、前記一連の指示に応じて、前記複数ワード信号に付随す
る次の最後の連続する書き込みアドレスを格納するレジ
スターの相対アドレスを得る優先順位符号器手段であっ
て、前記相対アドレスは、前記実行手段により送出され
るべき次の結果の書き込みアドレスを格納する記憶場所
のアドレスに体する相対アドレスである優先順位符号器
手段と、前記実行手段により送出されるべき次の結果の書き込み
アドレスを格納する記憶場所のアドレスにより前記相対
アドレスを移すことにより前記複数ワード信号に付随す
る最後の連続する書き込みアドレスを格納するレジスタ
ーのアドレスを得る手段と、を包含していることを特徴
とする請求項６に記載の装置。
（８）パイプライン方式プロセッサー用のプログラムに
おけるメモリーアクセス命令の実行中にメモリーアクセ
スを制御する装置であって、複数のアクセス指定可能な記憶場所を有し、データと、
対応アドレスとを受け取ると前記のアドレス指定可能な
記憶場所のうちの指定された一つに前記データを格納す
るメモリーを有し、前記命令を前処理する手段であって
、オペランドコードと、各命令についての少なくとも１
個のオペランド指定子とを取り出し、解読に応答して、
指定されたアドレスと、少なくとも１個の読み書き信号
とを送出する手段を包含しており、前記読み書き信号は
、前記アドレスが、指定されたソースオペランドについ
ての読み出しアドレスであるのか又は指定された宛先オ
ペランドについての書き込みアドレスであるのかを示し
、前記読み出しアドレスは、該メモリーから指定された
ソースオペランドを取り出すために送出され、前記動作コードに応じて、前記オペランドがソースオペ
ランドである時には、その指定されたオペランドに対し
て前記動作コードに対応する動作を行ない、前記オペラ
ンドが宛先オペランドである時には結果のデータを前記
メモリーに送る実行手段を有し、該前処理手段から、指定されたアドレス及び該読み書き
信号を受取り、該書き込みアドレスを格納し、該書き込
みアドレスに対応する結果データを受け取るとその格納
されたアドレスを前記メモリーに送る書き込みバッファ
ー手段を有し、該前処理手段は、分岐命令に応じて該プログラムがどの
命令経路に沿って実行されるかを予測し、その予測した
命令をパイプラインに配置し、若しその予測した経路に
沿ってプログラムが実行されないことを検出したならば
流し信号を送出する手段を含み、前記装置は更に、該流
し信号を受信すると該書き込みバッファー手段を無効に
する手段を有することを特徴とする装置。
（９）前記実行手段は、前記メモリーの複数の連続する
書き込みアドレスに格納されるべき、単一の動作から生
じた複数ワードの結果データを送出する手段と、前記複
数ワードの結果データの送出を指示する信号を送出する
手段とを含み、前記装置は更に、前記複数ワードの結果
データの送出を指示する信号を受け取ると、該流し信号
の送出を阻止する手段を有することを特徴とする請求項
８に記載の装置。
（１０）所定の長さの複数の区画を有する主メモリーと
、該主メモリー区画の一部を中に格納したキャッシュメモ
リーと、該書き込みバッファー手段に格納されているアドレスか
ら開始する、格納されるデータが別のキャッシュメモリ
ー区画に格納されることになることを検出するとページ
変更フラグをセットする手段と、ページ変更フラグがセットされると、該キャッシュメモ
リー区画を、該書き込みバッファー手段に格納されたア
ドレスにデータを格納するのに必要な区画と比較し、そ
の必要なメモリー区画が該キャッシュにおいて利用可能
でなければ第１信号を送出する手段と、該第１信号を受信すると該データの格納を阻止する手段
とを更に含むことを特徴とする請求項８に記載の装置。
（１１）前記前処理手段は、前記書き込みオペランドの
一つが、連続する書き込みアドレスに格納されるべき結
果データの複数のワードを指定する時を示す複数ワード
指示信号を送出する手段を含み、前記書き込みキュー手段は、更に、前記複数ワード信号
に応答して、前記複数ワード信号に付随する複数の連続
する書き込みアドレスと、格納される前記複数ワード信
号に付随する最後の連続する書き込みアドレスをフラグ
で示す指示とを格納する手段を含み、キャッシュメモリー区画を比較する前記比較手段は、格
納済みの、前記複数ワード信号に付随する最後の連続す
る書き込みアドレスとして前記指示によりフラグで示さ
れている次の書き込みアドレスの所要のメモリー区画を
判定する手段を含むことを特徴とする請求項１０に記載
の装置。
（１２）前記書き込みバッファーは、前記書き込みアド
レスを格納する格納レジスターを含み、前記格納レジス
ターはそれぞれ連続するアドレスを有し、前記比較手段
は、前記複数ワード信号に付随する最後の連続する書き込み
アドレスを格納する前記レジスターのうちの一つの指示
を得て、前記実行手段により送出されるべき次の結果デ
ータの書き込みアドレスを格納する格納レジスターのア
ドレスに応じて前記指示をシフトさせることにより、前
記実行手段により送出されるべき次の結果データの書き
込みアドレスが、前記複数ワード信号に付随する最後の
連続する書き込みアドレスであるか否かの指示から始ま
る一連の指示を得るシフト手段と、前記一連の指示に応じて、前記複数ワード信号に付随す
る次の最後の連続する書き込みアドレスを格納するレジ
スターの相対アドレスを得る優先順位符号器手段であっ
て、前記相対アドレスは、前記実行手段により送出され
るべき次の結果の書き込みアドレスを格納する記憶場所
のアドレスに対する相対アドレスである優先順位符号器
手段と、前記実行手段により送出されるべき次の結果の書込みア
ドレスを格納する記憶場所のアドレスにより前記相対ア
ドレスを移すことにより前記複数ワード信号に付随する
最後の連続する書き込みアドレスを格納するレジスター
のアドレスを得る手段と、を包含していることを特徴と
する請求項１１に記載の装置。
（１３）パイプライン方式プロセッサー用のプログラム
におけるメモリーアクセス命令の実行中にメモリーアク
セスを制御する装置であって、所定の長さの複数の区画を有する主メモリーと、指定されたアドレスにより各々特定される複数の記憶場
所を有し、読み出し動作及び指定されたアドレスを指示
する信号を受信すると、前選択された記憶場所に格納さ
れているデータを送出すると共に、書き込み動作及び指
定されたアドレスを指示する信号を受信すると前選択さ
れた記憶場所にデータを格納する様になっており、核主
メモリーの一部を中に格納したキャッシュメモリーを有
し、前記命令を前処理する手段を有し、該前処理手段は、動
作コードと、各命令についての少なくとも１個のオペラ
ンド指定子とを取り出し、解読に応答して、指定された
アドレスと、少なくとも１個の読み書き信号とを送出す
る手段を包含しており、前記読み書き信号は、前記アド
レスが、指定されたソースオペランドについての読み出
しアドレスであるのかを示し、前記読み出しアドレスは
、該メモリーから指定されたソースオペランドを取り出
すために送出され、前記動作コードに応じて、前記オペ
ランドがソースオペランドである時には、その指定され
たオペランドに対して前記動作コードに対応する動作を
行ない、前記オペランドが宛先オペランドである時には
結果のデータを前記メモリーに送る実行手段を有し、該
前処理手段から、指定されたアドレス及び該読み書き信
号を受取り、該書き込みアドレスを格納し、該書き込み
アドレスに対応する結果データを受け取るとその格納さ
れたアドレスを前記メモリーに送る書き込みバッファー
手段を有し、該書き込みバッファー手段に格納されているアドレスか
ら開始する、格納されるデータが別のキャッシュメモリ
ー区画に格納されることになることを検出するとページ
変更フラグをセットする手段を有し、ページ変更フラグがセットされると、該キャッシュメモ
リー区画を、該書き込みバッファー手段に格納されたア
ドレスにデータを格納するのに必要な区画と比較し、そ
の必要なメモリー区画が該キャッシュにおいて利用可能
でなければ第１信号を送出する手段を有し、該第１信号を受信すると該データの格納を阻止する手段
を有することを特徴とする装置。
（１４）前記前処理手段は、前記書き込みオペランドの
一つが、連続する書き込みアドレスに格納されるべき結
果データの複数のワードを指定する時を示す複数ワード
指示信号を送出する手段を含み、前記書き込みバッファー手段は、更に、前記複数ワード
信号に応答して、前記複数ワード信号に付随する複数の
連続する書き込みアドレスと、格納される前記複数ワー
ド信号に付随する最後の連続する書き込みアドレスをフ
ラグで示す指示とを格納する手段を含み、キャッシュメモリー区画を比較する前記比較手段は、格
納済みの、前記複数ワード信号に付随する最後の連続す
る書き込みアドレスとして前記指示によりフラグで示さ
れている次の書き込みアドレスの所要のメモリー区画を
判定する手段を含むことを特徴とする請求項１３に記載
の装置。
（１５）前記書き込みバッファー手段は、前記書き込み
アドレスを格納する格納レジスターを含み、前記格納レ
ジスターはそれぞれ連続するアドレスを有し、前記比較
手段は、前記複数ワード信号に付随する最後の連続する書き込み
アドレスを格納する前記レジスターのうちの一つの指示
を得て、前記実行手段により送出されるべき次の結果デ
ータの書き込みアドレスを格納する格納レジスターのア
ドレスに応じて前記指示をシフトさせることにより、前
記実行手段により送出されるべき次の結果データの書き
込みアドレスが、前記複数ワード信号に付随する最後の
連続する書き込みアドレスであるか否かの指示から始ま
る一連の指示を得るシフト手段と、前記一連の指示に応じて、前記複数ワード信号に付随す
る次の最後の連続する書き込みアドレスを格納するレジ
スターの相対アドレスを得る優先順位符号器手段であっ
て、前記相対アドレスは、前記実行手段により送出され
るべき次の結果の書き込みアドレスを格納する記憶場所
のアドレスに対する相対アドレスである優先順位符号器
手段と、前記実行手段により送出されるべき次の結果の書き込み
アドレスを格納する記憶場所のアドレスにより前記相対
アドレスを移すことにより前記複数ワード信号に付随す
る最後の連続する書き込みアドレスを格納するレジスタ
ーのアドレスを得る手段と、を包含していることを特徴
とする請求項１４に記載の装置。
（１６）パイプライン方式プロセッサー用のプログラム
におけるメモリーアクセス命令の実行中にメモリーアク
セスを制御する方法であって、前記パイプラインプロセ
ッサーは；複数のアドレス指定可能な記憶場所を有し、
データと、対応アドレスとを受け取ると前記のアドレス
指定可能な記憶場所のうちの指定された一つに前記デー
タを格納するメモリーを含み；前記命令を前処理するオ
ペランド処理装置を有し、該装置は、動作コードと、各
命令についての少なくとも１個のオペランド指定子とを
取り出し、解読に応答して、指定されたアドレスと、少
なくとも１個の読み書き信号とを送出する手段を包含し
ており、前記読み書き信号は、前記アドレスが、指定さ
れたソースオペランドについての読み出しアドレスであ
るのか又は指定された宛先オペランドについての書き込
みアドレスであるのかを示し；前記造作コードに応じて
、前記オペランドがソースオペランドである時には、そ
の指定されたオペランドに対して前記動作コードに対応
する動作を行ない、前記オペランドが宛先オペランドで
ある時には結果のデータを前記メモリーに送る実行装置
を有し、前記方法は、（ａ）前記前処理手段により送出
される前記書き込みアドレスを、前記実行装置が対応す
る結果データを前記メモリーに送る時点までは先入れ先
出しキューに挿入し、その時点で前記書き込みアドレス
を前記キューから除去し、且つ、対応する結果データを
前記メモリーの、前記キューから除去された書き込みア
ドレスに格納し、（ｂ）前記オペランド処理装置が送出した前記読み出し
アドレスを、該キューに格納されたアドレスの各々と比
較し、該キュー内の書き込みアドレスのうちの少なくと
も１個が該読み出しアドレスと等しい時には前記オペラ
ンド処理装置を待たせることにより、対応する書き込み
バッファーアドレスが前記メモリーに送られ且つ前記書
き込みバッファーアドレスに対応する結果データが前記
実行手段から利用可能となるまでは前記メモリーからの
ソースオペランドの取り出しを延期させるステップを含
むことを特徴とする方法。