JPH0427573B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の技術分野 本発明はデータ処理の技術分野に属し、具体的
にはブランチ命令の予測に関している。更に具体
的には、本発明は計算システムにおいて条件付き
ブランチ命令の結果に対する予測を、以前に実行
された条件付ブランチ命令の履歴に基づいて正確
に行うとともに履歴のアクセスも極めて簡単に行
えるようにするものである。

背景の技術 大部分のプロセツサにおいて、条件付きブラン
チ命令は実行（Ｅ）ユニツトで分解される。かく
て、条件付きブランチ命令のデコーデイングとそ
の実行／分解との間には、数サイクルの遅れが存
在する。これらサイクルの潜在的損失を克服する
試みとして、デコーダは次にどの命令をデコード
すべきかについて予測する。多くのパイプライン
式プロセツサは、命令フイールドに従つてブラン
チ命令がデコードされる時、ブランチ命令の結果
が、その種類に基いて予測される。

既知の計算システムにおいて、命令のプリフエ
ツチについて履歴をとることにより、ブランチの
不利点を減少させようとする試みがなされた。ブ
ランチ履歴テーブル（BHT）は、テーブルにア
クセスするため、プイフエツチされている命令ス
トリームのアドレスを使用する。もし取られたブ
ランチが前にそのアドレスで遭遇されていれば、
テーブルはその事実を表示し、更にその前の実行
におけるブランチの目標アドレスを与える。ブラ
ンチはその過去の行動を繰返す可能性が高いから
上記の目標アドレスは命令のプリフエツチを再び
実行させるために使用される。このような解決法
の利点は、それがブランチに関連した全ての遅延
を除去する可能性を有することである。しかし、
ブランチの不正確な予測に起因する遅延や、ブラ
ンチ目標のためにキヤツシユ・アクセス時間に起
因する遅延が存在する。BHTのサイズは、予測
の正確性が80％のオーダーに達するほど大きいこ
とを必要とする。テーブルは、そのような正確度
を達成するため（特に営利的環境においては）、
多数のエントリイを含まなければならない。更
に、そのようなエントリイの幅は大きい。何故な
らば、それは命令アドレス（テーブルにアクセス
するために使用される）と比較するための一致フ
イールドと、目標アドレスの全体を含むからであ
る。

先行技術において、いくつかの命令プリフエツ
チ機構が知られている。それらの各々は利点及び
欠点を有する。Sussenguthによる米国特許
3559183はBHTを使用した命令プリフエツチ機構
を開示している。この特許によれば、命令ストリ
ーム中で特定の命令が生じたことを認識し、その
命令ストリームを変更する装置が設けられる。ま
た、メイン・メモリからの命令を受取るフエツ
チ・レジスタが設けらえる。更に、特定の命令の
アドレス、及びフエツチされるべき次の命令のア
ドレスを含むプリフエツチ・シーケンス制御レジ
スタが設けられる。フエツチ・レジスタにある命
令アドレスと、プリフエツチ・シーケンス制御レ
ジスタにある命令アドレスは、連続的に比較され
る。これらの命令アドレスが一致すると、プリフ
エツチ・シーケンス制御レジスタから第２のアド
レスがフエツチ・レジスタへ転送され、メモリか
ら命令が引出される。プリフエツチ・シーケンス
制御レジスタにあるアドレスと、他の関連レジス
タにあるアドレスが一致すると、上記の動作を禁
止して、関連レジスタからフエツチ・レジスタへ
アドレスを与える手段が設けられている。
Hughesその他による米国特許4200927は、命令フ
イールドに基いて追加的ブランチ命令の結果を予
測するマルチ命令ストリーム・ブランチ処理機構
を開示している。

Horikoshiその他による米国特許3940741は、
ブランチ命令を含む複数の命令を処理するための
情報処理装置を開示している。複数のブランチ命
令及びブランチ目標命令のブランチ目標アドレス
を、ブランチ目標アドレスと対応した関係で記憶
するルート・メモリが設けられ、このルート・メ
モリは、所与の命令の中にあるアドレスによつて
参照される。それによつて、対応するブランチ目
標アドレスにあるブランチ目標命令が読出され
る。即ち、Horikoshiその他による特許は、予測
目的のために、ブランチ命令の目標のアドレスを
利用する。複数の異つたブランチ命令が同一のブ
ランチ目標アドレスを有してよいから、所与のブ
ランチ命令の結果の予測は、異つたブランチ命令
の結果に基いてなされてよいことがわかる。

本発明に従えば、ブランチ命令の命令フイール
ドではなく、その前の実行に基いて条件付きブラ
ンチ命令の結果を予測する装置が実現される。即
ち、予測はブランチ命令それ自体のアドレスに基
いて行われ、ブランチ命令の目標のアドレスに基
いて行われるのではない。条件付きブランチ命令
の結果の予測は、所与のメモリ・ロケーシヨンに
ブランチの結果の履歴を記録しているテーブルを
使用して実行される。ブランチ履歴テーブル
（BHT）ではなく、デコード時間履歴テーブル
（DHT）が使用される。DHTは条件付きブラン
チ命令の結果のみを予測し、その目標アドレスを
予測しない。かくて、それは、目標アドレスが利
用可能である時、デコード時間におけるブランチ
結果を予測するために使用させることができるだ
けである。条件付きブランチ命令のデコーデイン
グの間、テーブルはそのメモリ・アドレス又はブ
ランチ命令それ自体の或る部分を使用してアクセ
スされる。テーブルは、ブランチの結果の履歴を
テーブル・サイズの大きさに至るまでのメモリ・
ロケーシヨンに記録する。組合せ回路は、テーブ
ルによつて与えられたブランチ履歴から予測を決
定する。このメカニズムの簡単なものは、それぞ
れのブランチ・ロケーシヨンの最後の結果のみを
記憶することである。この場合、テーブルからの
出力は、そのまま予測として使用される。もしテ
ーブルによつて、ブランチが最後にとられたこと
又は失敗したことが示されると、予測はそれぞれ
ブランチが成功したか又は成功しなかつたかを推
量することである。テーブルは、ブランチ命令の
最後の実行時における結果を常に反映するため、
更新される。テーブルは、省略予測を与えるため
初期設定される。BHTと対比して、DHTは命令
のデコードサイクルの間にアクセスされ（第１図
のステージ）、ブランチ結果のみ（目標アドレ
スではなく）を予測する。ブランチ予測の正確性
を増すことのみが意図されており、プリフエツチ
のための目標アドレスを与えることは意図されて
いない。

本発明の要約 所与の条件付きブランチ命令の結果を予測する
装置を含む計算システムが実現される。各条件付
きブランチ命令がデコードされ、命令のデコー
ド・サイクルの間、ブランチ命令それ自体のメモ
リ・アドレスの１部分（アクセス用部分）を使用
して、デコード時間履歴テーブルがアクセスされ
る。デコード時間履歴テーブルは、そのメモリ・
ロケーシヨンに、各条件付きブランチ命令の結果
の履歴を記録する。デコード時間履歴テーブル
は、各条件付きブランチ命令の前の実行時におけ
る結果を反映するために更新される。所与の条件
付きブランチ命令の結果は、デコード時間履歴テ
ーブルに記録されるように、デコード・サイクル
の間にアクセスされた時、ブランチ命令がその前
に実行段階でとられたかとられなかつたかに基い
て予測される。

とくに本発明ではデコード時間履歴テーブルに
条件付きブランチ命令の以前の結果のみでなく、
そのブランチ命令の１部分（上述アクスセ用部分
以外の部分を少なくとも有するもの；照合用部
分）をも記憶するようにしている。ブランチ命令
のアクセス用部分を用いてデコート時間履歴テー
ブルをアクセスするので、テーブルのコケーシヨ
ン数を膨大にする必要がなく、しかも照合用部分
でデコード中の条件付ブランチ命令の照合を行う
ので誤つて他の条件付ブランチ命令の履歴を用い
ることない。

さらに本発明では条件付きブランチ命令がデコ
ードされたのち実行されるまでの間その条件付き
ブランチ命令のアドレスを保持するアドレス待行
列と、同様の期間、その条件付きブランチ命令に
関連する、結果の履歴を表示するビツトを保持す
る結果表示ビツト待行列とを設けている。このよ
うな構成により、条件付きブランチ命令の実行後
判明する予測の成功、不成功をデコード時間履歴
テーブルに簡易に反映させることができる。

実施例の説明 本発明に従うDHTと米国特許3559183に説明さ
れるようなBHTの概念的差異を簡単に説明する。
２つのテーブル間の最も重要な区別だけを示す。
第１図に示されるように、中能率中央処理ユニツ
ト（CPU）における主たる命令処理ステツプは、
命令のプリフエツチ（ステージ）、命令のデコ
ード及びオペランド・アドレスの発生（ステージ
）、オペランドのプリフエツチ（ステージ）、
命令の実行（ステージ）、結果の記憶（ステー
ジ）である。BHTを介してブランチ履歴を使
用するCPUは、プリフエツチされようとしてい
る命令ダブル・ワード中に前に実行されかつブラ
ンチを生じたブランチ命令があるかどうかを検出
する。これは命令プリフエツチ・アドレス（プリ
フエツチされつつある命令ダブル・ワードのアド
レス）でBHTをアクセスすることによつてなさ
れる。テーブル・エントリイは２つの部分を有す
る。即ち、命令ダブル・ワード・アドレスと、ダ
ブル・ワードが前に使用された場合に、そのダブ
ル・ワードにおいて取られたブランチの目標に対
するダブル・ワード・アドレスである（第２図参
照）。もしプリフエツチされつつある命令ダブ
ル・ワードのアドレスがテーブル中に存在すれ
ば、テーブルは、テーブル中の関連した目標アド
レスを、命令プリフエツチ・ユニツトへ与える。
このアドレスは、ブランチ命令が前に実行された
時と同じように動作する（ブランチがとられる
か、とられないか）という仮定の下で、次の命令
ダブル・ワードをプリフエツチするために使用さ
れる。即ち、BHTは、ブランチがステージで
検出（デコード）される前に、ステージで目標
アドレス及びブランチ（条件付き及び無条件の）
の結果を予測する。これに対して、DHTの内容
は異つている。それは、ブランチがステージで
検出（デコード）された後、条件付きブランチの
結果だけを予測する。これについては、第３図乃
至第５図を参照して、詳細に説明する。

ここで、本発明に従うDHTのブロツク図であ
る第３図を参照する。命令アドレス・レジスタ２
は、現在デコードされつつある条件付きブランチ
命令を含む。このレジスタはプログラム・メモリ
（図示せず）から初期設定され、続いてデコード
されつつある命令のアドレスを示すために更新さ
れる。例えば、アドレスは３バイトの幅であり、
第１及び第２のバイト（マツチ・フイールド）は
アドレス待ち行列４の左方部分へ与えられ、バイ
ト３（DHT読出アドレス）は、待ち行列４の右
方部分へ与えられかつ読出アドレスとして履歴テ
ーブル６へ与えられる。アドレス待ち行列４及び
履歴テーブル６は、任意の標準的記憶装置（例え
ばレジスタ）であつてもよい。例えば、テーブル
６は266個のエントリイを有するテーブルである
とする。アドレス待ち行列４は十分のステージを
有し、待ち行列の最下部にあるアドレスは、現在
実行されつつあるブランチ・アドレスに対応す
る。書込アドレス信号はテーブル６への線８上に
与えられ、マツチ（MATCH）フイールド信号
は、現在実行されつつある条件付きブランチ命令
を更新するため、線１０を介してテーブル６へ与
えられる。

テーブル６はマツチ・フイールド部分と履歴ビ
ツト部分とを含む。線１１上のマツチ・フイール
ドの出力は、比較回路１２の第１入力へ与えられ
る。マツチ・フイールド（命令アドレス・レジス
タのバイト１および２）は、線１４を介して比較
回路１２の第２入力へ与えられる。テーブル６か
らの履歴ビツトは、線１６を介して組合せ回路１
８及び履歴待ち行列２０へ与えられる。待ち行列
２０は、レジスタの如き任意の記憶形の装置であ
つてよい。履歴待ち行列の出力は線２２を介して
訂正回路２４の等１入力へ与えられる。訂正回路
２４は、線２６を介して実行ユニツト（図示せ
ず）からブランチ予測エラー信号を与えられる。

不一致信号及び一致信号は、比較回路１２から
線２８及び３０を介して、それぞれANDゲート
３２及び３４へ与えられる。ANDゲート３２は、
命令デコード・ユニツト（図示せず）から線３６
を介してその第２入力へ省略ブランチ予測信号を
与えられる。ANDゲート３２の第３入力、及び
ANDゲート３４の第２入力へは、命令デコー
ド・ユニツト（図示せず）からの条件付きブラン
チ・デコード信号が、ゲート信号として与えられ
る。ANDゲート３４への第３入力は、線４０を
介して組合せ回路１８の出力から来る。ANDゲ
ート３２及び３４からの信号出力は、それぞれ線
４２及び４４を介してORゲート４６の第１及び
第２入力へ与えられる。ORゲート４６の出力
は、線４８を介して命令フエツチ・ユニツト（図
示せず）へブランチ結果予測信号として与えられ
る。それは、デコードされつつある条件付きブラ
ンチ命令の結果を予測するためである。

アドレス待ち行列４及び履歴待ち行列２０は、
先入れ先出し待ち行列であり、命令ユニツトによ
つて成功裡にデコードされたが実行を完了してい
ない条件付きブランチ命令に関連した情報を含
む。情報はこれらの待ち行列の一端か入り、低い
ポジシヨンにある情報と重なることなく、各サイ
クルで１ポジシヨンだけ下方へシフトする。待ち
行列の最下部にある情報は、関連した条件付きブ
ランチが分解される時（典型的にはＥユニツトに
おいて）除去される。これら持ち行列の中にある
ポジシヨンの数は、Ｉユニツトが成功裡にデコー
ドする事のできる未決定の（分解されていない）
条件付ブランチ命令の数である。前述したよう
に、待ち行列はレジスタの如き任意の記憶装置か
ら構成されてよい。

テーブル６のエントリイは２つの部分を有す
る。履歴ビツト部分は、条件付きブランチ命令の
履歴を記録する。上記ブランチ命令の命令アドレ
スはそのエントリイヘマツプされる。マツチ・フ
イールド部分は、エントリイがテーブルで作られ
た時、マツピングで使用されない命令アドレス・
ビツトを含む。テーブルのマツチ・フイールドに
は、或るビツトのみを保存することが可能であ
り、またビツトを保存しないことも可能である。
エントリイ・アドレスがテーブルへ与えられ、か
つ読出アクセスがなされる時、エントリイ中のマ
ツチ・フイールド及び履歴ビツトが読出される。
マツチ・フイールド及び履歴ビツトの数は任意で
あり、装置の動作の影響を及ぼさない。保存しか
つ使用する最も単純な履歴ビツトは１ビツトを含
み、その２進の１はブランチがとられたことを示
し、２進の０はブランチがとられなかつたことを
示す。図示された実施例では、便宜上、テーブル
は１サイクルで２度アクセスされるものと仮定す
る。最初の半サイクルは予測のための読出アクセ
スに使用され、次の半サイクルは訂正のための書
込アクセスに使用される。

以下の説明において、全ての条件付きブランチ
はDHTを使用するものと仮定する。もし予測さ
れる条件付きブランチのサブセツトのみがDHT
を使用するならば、DHTを使用する条件付きブ
ランチは、命令ユニツトによつてマークされる必
要があり、それによつて、もしDHTを使用しな
いブランチが誤つて予測されるならば、DHTは
訂正されない。マツチ・フイールドはゼロ・ビツ
トの幅でよい。

これから説明する全ての動作は、各サイクル
（特に、条件付きブランチ命令がデコードされる
サイクル）で起る。もし命令がデコードするのに
１サイクルよりも多いサイクルを取れば、これら
の動作は各サイクルで反復される。命令アドレス
の低順位のビツトは、テーブル６におけるエント
リイ・アドレスを与えるために使用される。命令
アドレスをテーブル中のエントリイ・アドレスへ
マツプするため、複雑なマツピング・アルゴリズ
ムを使用することが可能である。読出アクセスは
テーブルのエントリイ・アドレスへなされ、その
エントリイ・アドレスにある履歴ビツト及びマツ
チ・フイールドが読出される。エントリイ・アド
レスを形成するために使用されなかつた命令アド
レス・ビツトは、マツチ・フイールドのビツトと
比較される。もしそれらが一致すれば、履歴ビツ
トが使用されて、ブランチ結果の予測（ブランチ
予測）が、テーブル６から読出されたばかりの履
歴ビツトを使用して、組合せ回路１８によつて決
定される。最も単純な場合（１ビツトの履歴）、
ブランチは、それが前に行つたことを履歴ビツト
が表示するように行うであろうことを予測され
る。もし一致が存在しなければ、後に詳細に説明
するように、省略ブランチ予測の使用は任意であ
る。もし条件付きブランチ命令がこのサイクル中
成功裡にデコードされるならば、ブランチの結果
を予測するため、ブランチ予測が使用される。更
に、履歴待ち行列２０の最上部に履歴ビツトがセ
ツトされ、命令アドレス・レジスタ２のバイト
１，２，３にある命令アドレス・ビツトがアドレ
ス待ち行列４の頂部にセツトされる。それは、後
にデコードされたばかりのブランチの履歴を記録
するためテーブル６へ書込むためである。もし条
件付きブランチがデコードされないか、又は命令
が成功裡にデコードされなかつた場合、待ち行列
はセツトされず、ブランチ予測は使用されない。
ブランチ結果の予測は、ブランチのデコード時に
条件付きブランチの結果を予測する他のパイプラ
イン式マシン（例えば米国特許4200927のマシン）
の場合と同じように使用される。

条件付きブランチが分解されようとしている時
（典型的には実行段階において）、アドレス待ち行
列の最低位置はその命令アドレスを含み、履歴待
ち行列の最低位置は、ブランチがデコードされた
時テーブル６から読出された履歴ビツトを含む。
このパラグラフで説明される全ての動作は、条件
付きブランチが分解されるサイクルで起る。分解
されたばかりのブランチの正しい履歴が先ず記録
される。待ち行列４の最下部にある命令アドレス
は、デコード時間における読出アクセスと同じプ
ロセスを使用して、DHT中で書込エントリイ・
アドレスを発生するために使用される。エントリ
イ・アドレス中で使用されないビツトは、テーブ
ル中のこのエントリイに対するマツチ・フイール
ドとなる。待ち行列２０の最低部にある履歴ビツ
トは、もし必要ならば訂正回路２４によつて訂正
される。訂正された履歴ビツト及びマツチ・フイ
ールドは、テーブル中の書込エントリイ・アドレ
スに書込まれる。もしブランチ予測が誤つていれ
ば、予測エラー・ブランチの通常の処理が実行ユ
ニツト中で起る。更に、待ち行列４及び２０がク
リア（リセツト）される。もしブランチ予測が正
しければ、実行ユニツト中で通常のブランチ処理
がとられる外に、待ち行列４及び２０が１つのポ
ジシヨンだけ下方へシフトされる。従つて、分解
されたばかりの正しく予測されたブランチに関連
した待ち行列情報は、待ち行列から除去される。

テーブルに対して１サイクルで１回だけのアク
セスが許される場合（読出し又は書込み）、予測
のための読出アクセスよりもテーブルの訂正が優
先順位を与えられる。この場合、条件付きブラン
チのデコーデイング及び訂正サイクルが禁止され
るか、又は、デコーデイングは許されるが、ブラ
ンチはDHTによつて予測されず、また待ち行列
４又は２０に入れられない。

ここで履歴テーブルの１つの動作サイクルを考
察する。現在デコードされつつある条件付きブラ
ンチ命令のアドレスは、命令アドレス・レジスタ
２に記憶される。命令アドレスの３つのバイトは
アドレス待ち行列４の最上部へシフトされ、バイ
ト１及び２（マツチ・フイールド）は比較回路１
２の１つの入力へ与えられ、読出エントリイ・ア
ドレスである第３バイトは、アドレス及び関連し
た履歴情報を読出すため、テーブル６のマツチ・
フイールドへ印加される。読出されたアドレス情
報は線１１を介して比較回路１２の他の入力へ与
えられ、履歴ビツトは線１６を介して組合せ回路
１８及び履歴待ち行列２０の最上部へ与えられ
る。組合せ回路１８は、実施の態様に応じたアル
ゴリズムに基いて、線４０上にブランチ結果予測
ビツトを形成するため、線１６上の履歴ビツトを
組合せる。例として、具体的なアルゴリズムを後
に説明する。もし命令アドレス・レジスタ２から
の２つのバイトが、テーブル６のマツチ・フイー
ルドにある２つのバイトと一致すると（線１１に
よつて示される）、比較回路１２は２進の１信号
をANDゲート３４の最初の入力へ与える。この
時点はデコードされつつあるから、線３８上の条
件付きブランチ・デコード信号は２進の１レベル
にあり、ANDゲート３４は、組合せ回路１８に
よつて線４０上に形成されたブランチ結果予測ビ
ツト信号を通す。もし命令が実行された最後の時
点でブランチがとられたならば、線４０上の信号
は２進の１であり、もしブランチがとられなかつ
たならば、信号は２進の０である。従つて、OR
ゲート４６は、線４０上の予測ビツト信号を、命
令フエツチ・ユニツトに対するブランチ結果予測
信号として、出力線４８へ与える。もし予測ビツ
ト信号が２進の１レベルにあつたならば、命令ユ
ニツトはブランチ目標命令ストリームをフエツチ
し、もしそれが２進の０レベルにあつたならば、
ブランチ目標命令ストリームはフエツチされな
い。

次にシスセム初期設定時間であつた場合、又は
レジスタ２にある命令アドレスがテーブル６にあ
るアドレスのいずれとも一致しなかつた場合を考
察する。この場合、比較回路１２から出る線２８
上の不一致信号は２進の１レベルにある。もし条
件付きブランチ命令がデコードされつつあれば、
線３８上の条件付きブランチ・デコード信号は、
２進の１レベルにある。もしコンピユータ内の他
のユニツトによつて、省略ブランチ予測信号が線
３６上に与えられるならば、この信号は線４２を
介してORゲート４６へ与えられ、ブランチ結果
予測信号として命令フエツチ・ユニツトへ与えら
れる。もし線３６上に省略ブランチ予測信号が存
在しなければ、ANDゲート３２から出る線４２
上にはゼロ出力が存在し、ブランチ結果予測信号
は２進の０となり、ブランチ目標命令ストリーム
はフエツチされない。これは、そのようなブラン
チ命令で、ブランチがとられなかつたものと推量
することに等しい。

動作の第２半サイクルで、待ち行列を最低部か
ら出る線８の上にある書込エントリイ・アドレス
がテーブル６へ印加される。それは現在実行され
つつあるブランチ命令のマツチ・フイールド（待
ち行列の最下部にある）をゲート・インし、それ
がテーブル６のマツチ・フイールドへ行く線１０
上に与えられ、テーブル６の書込エントリイ・ア
ドレスに記憶されるようにするためである。同時
に、この命令アドレスに履歴ビツトは履歴待ち行
列２０の最下部から訂正回路２４へ読出される。
もし線２６上のブランチ予測エラー信号が２進の
１レベルにあれば（これは、実行されつつあるブ
ランチ命令についての誤つた予測を示す）、線２
２上の履歴ビツトは訂正回路２４によつて訂正さ
れ、テーブル６の書込エントリイ・アドレスのと
ころにある履歴ビツト部分へ与えられる。訂正回
路２４における訂正動作は、組合せ回路１８で履
歴ビツトを組合せるために使用されるアルゴリズ
ムに依存し、従つて実施態様によつて異なる。訂
正回路２４の具体的な訂正動作は後に説明する。
他方、もしブランチ予測が正しければ（２進の０
レベル）、線２２上の履歴ビツトは訂正されず、
そのままテーブル６の履歴ビツト部分へ与えられ
る。

ここで、履歴が１ビツト幅である時の、デコー
ド履歴テーブルの１部を示す第４図を参照する。
第４図では、組合せ回路１８は追加的論理回路を
含まず、線１６から線４０へストレートに接続が
なされ、そのままANDゲート３４へ接続される。
前述したように、条件付きブランチ命令がデコー
ドされている時、線３８上の条件付きブランチ・
デコード信号は２進の１レベルにあり、線３０上
の一致信号は、もし命令アドレス・レジスタ２
（第３図参照）のアドレスがテーブル６のマツ
チ・フイールドと一致すれば、２進の１レベルに
あり、履歴ビツトは線４８へ通されて、ブランチ
結果予測信号として命令フエツチ・ユニツトへ与
えられる。

履歴ビツトが１ビツト幅である時、訂正回路２
４は排他的ORゲート５０を含む。ブランチ予測
が正しい時、線２６は２進の０レベルにあるの
で、線２２上の信号は排他的ORゲート５０の出
力線５２上に再生される。ブランチ予測が、線２
６上の２進の１信号によつて示されるように誤つ
ている時、線２２上の信号は反転さる。前述した
ように、線５２上のビツトは、実行されたばかり
の条件付きブランチ命令の履歴を更新するために
使用される。

ここで第５図を参照する。第５図は、３ビツト
の履歴を処理するため、それを含むテーブル６、
組合せ回路１８、及び訂正回路２４を含む。テー
ブル６において、ビツト１は最新の履歴ビツトで
あり、ビツト３は最古の履歴ビツトである。３個
の履歴ビツトは、バス１６（第３図参照）を介し
て組合せ回路１８及び履歴待ち行列２０へ与えら
れる。

履歴は３ビツトより成るので、組合せ回路１８
は多数決回路を含む。多数決回路はANDゲート
５４，５６，５８及びORゲート６０を含む。多
数決回路は、３個の履歴ビツトのうちの２個が２
進の１レベルにあれば、組合せ回路１８は、ブラ
ンチがとられることを予測されるべきであつたこ
とを示す２進の１信号を線４０上に与えるように
動作する。他方、２個より少ない履歴ビツトが２
進の１レベルにあれば、組合せ回路１８は、ブラ
ンチがとられないことを予測されるべきであるこ
とを示す２進の０信号を線４０上に与える。

ANDゲート５４はその入力に履歴ビツト１及
び２を受取り、ANDゲート５６はその入力に履
歴ビツト２及び３を受取り、ANDゲート５８は
その入力に履歴ビツト１及び３を受取る。これら
のANDゲートのいずれかが２つの入力で２進の
１レベルを有すれば、それはORゲート６０へ２
進の１出力信号を与える。ORゲート６０は２進
の１信号をブランチ結果予測ビツトとしてAND
ゲート３４へ通す。ANDゲート３４の動作は前
に説明した。

履歴待ち行列は、動作の第２半サイクルで、待
ち行列の最低部から訂正回路２４へ３個の履歴ビ
ツトを与える。訂正回路２４は、組合せ回路１８
にある多数決回路と同じように働く多数決回路６
２を含む。即ち、３個の履歴ビツトの任意の２個
が２進の１レベルにあれば、２進の１レベルの信
号が、多数決回路６２の出力に与えられ、それが
排他的ORゲート６４の第１入力へ与えられる。
排他的ORゲート６４は、その第２入力の線２６
上のブランチ予測エラー信号を与えられる。排他
的ORゲート６４は、第４図に示される排他的
ORゲート５０と同じように動作する。即ち、多
数決回路６２からの出力信号は、ブランチ予測エ
ラー信号が２進の０レベルにある時（予測が正し
い時）、排他的ORゲート６４によつて反転され
ず、ブランチ予測エラー信号が２進の１レベルに
ある時（予測が正しくない時）、反転される。こ
の更新された最新の履歴ビツトは、線６６を介し
て、テーブル６の履歴ビツト部分のビツト１ポジ
シヨンへ与えられる。履歴待ち行列２０からの履
歴ビツト２は、線６８を介してテーブル６の履歴
ビツト・ポジシヨン３へ与えられ、待ち行列２０
からの履歴ビツト・ポジシヨン１のビツトは、線
７０を介してテーブル６の履歴ビツト・ポジシヨ
ン２へ与えられる。従つて、待ち行列２０からの
履歴ビツト１及び２は、それらがテーブル６でそ
れぞれビツト２及び３となるようにシフトされ、
線６５の上にある最新の更新された履歴ビツト
は、テーブル６で履歴ビツト１になることがわか
る。

これまでの説明から明らかなように、条件付き
ブランチ命令がとれらるかとられないかの予測が
ブランチ命令それ自体のアドレスに基いており、
ブランチ命令の目標アドレスに基いていない条件
付きブランチ命令予測装置が実現される。

産業上の応用性 本発明の目的は、ブランチ命令に続いて命令を
フエツチするための改善された条件付きブランチ
命令処理装置を提供することである。

本発明の他の目的は、予測がブランチ命令それ
自体のアドレスに基く改善された条件付きブラン
チ命令処理装置を提供することである。

本発明の他の目的は、条件付きブランチ命令の
結果が、命令フイールドではなくブランチの前の
実行に基く改善された条件付きブランチ命令処理
装置を提供することである。

本発明の他の目的は、条件付きブランチ命令の
結果の予測がブランチの結果の履歴を所与のメモ
リ・ロケーシヨンに記録しているテーブルを使用
して行われる改善された条件付きブランチ命令処
理装置を提供することである。

【図面の簡単な説明】

第１図は高能率中央処理ユニツトのための主た
る命令処理ステツプを示すフローチヤート、第２
図はブランチ履歴テーブルのための命令プリフエ
ツチに対するテーブル・エントリイを示す図、第
３図はデコード履歴テーブルのブロツク図、第４
図は１ビツト履歴を有するデコード履歴テーブル
のために第３図の組合せ回路及び訂正回路を示し
たブロツク図、第５図は３ビツト履歴を有するデ
コード履歴テーブルのために第３図の組合せ回路
及び訂正回路を示したブロツク図である。 ２……命令アドレス・レジスタ、４……アドレ
ス待ち行列、６……履歴テーブル、１２……比較
回路、１８……組合せ回路、２０……履歴待ち行
列、２４……訂正回路、３２，３４……ANDゲ
ート、４６……ROゲート。

Claims (1)

1. 【特許請求の範囲】 １ 以前に実行された条件付きブランチ命令のア
   ドレスの第１の部分でアドレスされる記憶ロケー
   シヨンに、当該条件付きブランチ命令のアドレス
   の第２の部分または全部と当該条件付きブランチ
   命令の以前の結果を示す結果表示ヒツトとを記憶
   する履歴テーブル手段と、 デコード中の条件付きブランチ命令のアドレス
   を記憶するとともに、記憶中の条件付きブランチ
   命令のアドレスの第１の部分を上記履歴テーブル
   手段に供給して上記履歴テーブル手段をアクセス
   し、対応する条件付きブランチ命令のアドレスの
   第２の部分または全部と、対応する結果表示ビツ
   トとを読み出す命令アドレス・レジスタ手段と、 上記履歴テーブル手段から読み出された上記対
   応する条件付きブランチ命令のアドレスの第２の
   部分または全部を第１の比較入力として受け取
   り、上記命令アドレス・レジスタ手段からデコー
   ド中の条件付きブランチ命令のアドレスの第２の
   部分または全部を第２の比較入力として受け取
   り、第１の比較入力および第２の比較入力の比較
   を行う比較手段と、 上記履歴テーブル手段から上記結果表示ビツト
   を受け取つてデコード中の条件付きブランチ命令
   の結果を予想する信号を発生する結果予想信号発
   生手段と、 上記比較手段から一致信号が生じたときに上記
   結果予想信号発生手段からの信号をゲートして結
   果の予想を行わせるゲート手段と、 条件付きブランチ命令がデコードされるとき上
   記履歴テーブル手段から読み出される、当該条件
   付きブランチ命令に対応する結果表示ビツトを受
   け取り、当該条件付きブランチ命令がデコードさ
   れてから実行されるまでの間保持する結果表示ビ
   ツト待行列手段と、 条件付きブランチ命令が実行されたのち、当該
   条件付きブランチ命令に関する上記結果予想信号
   発生手段による結果の予想が正しかどうかを判別
   する結果予想真偽判別手段と、 条件付きブランチ命令が実行されたのち上記結
   果予想真偽判別手段からの判別信号に基づいて、
   上記結果表示ビツト待行列手段から出力されてく
   る、当該条件付きブランチ命令に対応する結果表
   示ビツトを訂正する訂正手段と、 条件付きブランチ命令がデコードされるとき上
   記命令アドレス・レジスタ手段から出力される当
   該条件付きブランチ命令のアドレスを受け取つ
   て、当該条件付きブランチ命令がデコードされて
   から実行される間保持するアドレス待行列手段
   と、 条件付きブランチ命令が実行されたのち当該条
   件付きブランチ命令のアドレスの第１の部分を上
   記アドレス待行列から受け取つて上記履歴テーブ
   ル手段に供給して上記履歴テーブル手段をアクセ
   スし、上記アドレス待行列から出力される当該条
   件付きブランチ命令の第２の部分または全部と、
   上記訂正手段からの対応する訂正ずみの結果表示
   ビツトとを上記履歴テーブル手段に書き込む書き
   込み手段とを有することを特徴とする条件付きブ
   ランチ命令の予測装置。