JPS58222348A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は比較的高速度で動作する情報処理装置に関する
。　　　　　　　゛１：１ 従来から一連の命令シーケンス、例えば命令Ａ、命令Ｂ
、命令Ｃによるオペレーションを整数回だけ繰返して実
行する場合には、第１図に示すような構成にコーディン
グすることが多いことはよく知られている。この場合、
ロードＧ凡命令によって繰返り７回数Ｋ（Ｋ正整数）を
汎用レジスタのひとつにロードし、命令Ａ、命令Ｂ、命
令Ｃに続いてブランチオンカウント命令、すなわちＢＣ
Ｔ命令を置く。次に、このＢＣＴ命令によって上記汎用
レジスタの内部にセットされている繰返］−回数から１
を減じ、減算後の値がＯでなければ命令Ａに分岐するよ
うにコーディングする。

従来、比較的高速度の情報処理装置においては、上記ル
ープは次の様に実行される。すなわち、まずロードＧＲ
，命令、命令Ａ、命令Ｂ、命令Ｃ１ならびにＢＣＴ命令
を順次、命令バッファより取出１〜．１マシンサイクル
毎に実行処理部に供給する。しかし、次の命令としてＢ
ＣＴ１１□１１１１ 命令の分岐先の命令Ａを供給するの１ｄＢｃＴ命令ノ解
読、および分岐アドレス生成、アドレス変換、記憶装置
またはバッファメモリへのアクセスなどの各処理過程を
経た一後であって、数マシンサイクルの後である。この
ため、ループを一回実行する都度、命令の実行に空き時
間が生じ、繰返し回数が大きくなるにつれて情報処理装
置の処理速度を低下させると云う欠点があった。

本発明の目的は、比較的高速度の情報処理装置がＢＣＴ
命令によるループを実行する場合に、このループを構成
する命令シーケンス全体７５（命令バッファに収まる長
さの場合には、この命令シーケンスを一回実行した時点
からループが切れるまでの期間、この命令シーケンスを
命令バッファに保持し、それ以後、ＢＣＴ命令の分岐先
命令語を記憶装置、またはバッファメモリ部から読出さ
ないで、常に直接、命令バッファより命令を供給するこ
とにより上記欠点を解決した情報処理装置を提供するこ
とにある。

本発明による情報処理装置に第１および第２の命令バッ
ファと、第１および第２の読出しポインタと、第１およ
び第２の切替回路と、命令レジスタと、デコーダと、検
出回路と、減分回路と、レジスタと、加算器と、制御回
路とを具備している。第１および第２の命令バッファは
、主ストリームの命令語と分岐ストリームの命令語とを
対にし７て記憶するためのものである。第１および第２
のポインタに、第１および第２の゛命令バッファに対応
したものである。第１の切替回路はバッファメモリ部か
ら続出された命令語か、あるいは第１の命令バッファか
ら続出された命令語か、または第２の命令バッファから
読出された命令語かを選択するものである。第２の切替
回路は第１、および第２の読出しポインタの出力のうち
、デコーダの出力に対応して該当−する出力を選択する
ものである。命令レジスタは第１の切替回路の出力を保
持するものである。デコーダは命令レジスタに保持され
ている命令語のオペレーションコードを解読するもので
ある。検出回路に命令レジスタに保持されている命令語
のディスプレースメント部の値を検出するものである。

減分回路は命令レジスタに保持されている命令語の相対
分岐値を減分するものである。レジスタは減分回路の出
力を保持するものである。加算器は第２の切替回路の出
力とレジスタの出力とを入力して、第１あるいは第２の
読出しポインタの内容を加算した値に変更するためのも
のである。制御回路はバッファメモリ部と実行処理部と
の間で制御信号を授受し、これによって第１および第２
の命令バッファ、第１および第２の読出しポインタ、命
令レジスタ、ならびに第１および第２の切替回路を制■
するものである。

命令レジスタに保持されている命令語がブランチオンカ
ウント命令（ＢＣＴ命令）であって、レジスタの内容を
１だけ減じた時、結果が０−Ｃなければ、指定されたア
ドレスに分岐する命令語であるかをチェックし、同時に
分岐方向がアドレス減少方向であって命令語自身のアド
レス１１、、：： と分岐アドレスとの差゛が第１、および第２の命令バッ
ファの容歓以下であることをチェックする。チェックの
結果が肯定的である場合には、分岐先の命令語を最大、
第１および第２の命令バッファの容量分だけバッファメ
モリ部かう読出して第１、および第２の命令バッファに
格納し、ブランチオンカウント命令（ＢＣＴ命令）に対
する分岐条件が不成立になるまで命令語を第１、および
第２の命令バッファに保持し、続ける。その間、ブラン
チオンカウント命令（ＢＣＴ命令）が命令レジスタによ
って解読される毎に、分岐先の命令語をバッファメモリ
にアクセスする代りに第１、および第２の命令バッファ
より読出すように構成ｌ−である。

次に本発明について図面を参照して詳細に説明する。第
２図は本発明による情報処理装置のうち、本発明を特徴
づける命令バッファとその周辺のブロック図である。第
２図において、１および２けそれぞれ、８バイト×４ワ
ードの容量を有する第１、および第２の命令バッファで
ある。条件付き分□岐命令を解読する場合には、第１お
よび第２の命令バッファのうち、一方が主ス）　ＩＪ−
ムの命令語を保持上他方が分岐ストリームの命令語を保
持する。３および４Ｆｉそれぞれ第１、および第２のポ
インタであり、それぞれ第１、および第２の命令バッフ
ァ１，２のために使用するものである。８は４バイトの
バイト幅を有する第１の切替回路であり、第１の命令バ
ッファ１の出力の上位４バイトと下位４バイト、第２の
命令バッファ２の出力の上位４バイトと下位４バイト、
あるいはバス信号線２０を介して第２図に記載されてい
ないバッファメモリから送出された読出しデータの上位
４バイトと下位４バイトとのうちのいずれかを選択する
。５は４バイトのバイト幅を有する命令レジスタであり
、その出力は命令語を解読するために使用され、通常の
場合、１マシンサイクルの後に次の処理段へ送出される
。６は命令レジスタ５にセットされた命令語のオペレー
ション■ コード部ＯＰを解読するためデコーダであり、信号線２
５には相対分岐形式のＢＣＴ命令をデコーダ６が解読し
た時に状態１が送出される。７は命令レジスタ５にセッ
トされた命令語のディスプレースメント部りが１ワード
の減分値から８ワードの減分値までの値であることを検
出するための検出回路である。第１および第２の続出し
ポインタ３，４は既に説明したようにそれぞれ第１およ
び第２の命令バッファ１．２に対応するもので、４ビツ
トのビット幅を有し、下位３ビツトがそれぞれ第１、お
よび第２の命令バッファ１，２の読出し−ｒドレスとな
る。９は４ビツトのビット幅を有する第２の切替回路で
、第１および第２のポインタ３，４の出力のうち、デコ
ーダ６の出力に対応する命令バッファ１、または２を選
択する。１０に′ｉ命令レジスタ５にセビット幅を有す
るレジスタである。１２ハ加算器、１３は第１〜第４の
フリップフロップ１４〜１７を有する制御回路である。

制約回路１３からゲート信号線３６を介してレジスタ１
１へ送出されたゲート信号の状態が０であれば、レジス
タ１１の出力Ｆ１４ビットとも０にセットされる。加算
器１２は第１、あるいは第２の読出しポインタ３，４の
値を１だけ増分するため、ならびに第１、あるいは第２
の続出しポインタ３，４の値とレジスターｌの内容とを
加算するための回路である。

制御回路１３は第２図に記載されていない実行処理部か
ら信号線４８　、４９を介して制御信号を授受すると共
に、第３図に記載されていないバッファメモリ部から信
号線４５　、４６を介して制御信号を授受し、これＫよ
って第１および第２の命令バッファ１，２の書込指示信
号、第１および第２の読出しポインタ３，４のストロー
ブ信号、命令レジスタ５のストローブ信号、第１および
第２の切替器８，９の選択信号などを発生する。なお、
本実施例においては、基本的な命令語の長さは４バイト
であるが、８バイト、１２バイト、あるいは１６バイト
の命令語もある。

ＢＣＴ命令は４バイトの曇さを有する命令で１１１１・
：１ ある。相対分岐形式のＢ′ＣＴ命令の構成は第３図に示
すとおシであり、ビットＯ〜７はオペレーションコード
、ビット８〜１ｘｈ汎用レジスタ番号である。汎用レジ
スタ番号にカウンタの値がセットされている汎用レジス
タを指定するものである。ビット１２〜３１ハ相対分岐
値であシ、４バイト単位、すなわち１ワ一ド単位で与え
である。負の相対分岐値は２の補数形式で表わされてい
る。

次に第２図を参照して命令バッファ、およびその周辺の
動作を説明する。制御回路１３が第２図に記載されてい
ない実行処理部より開始命令アドレスと起動開始信号と
を受取ると、この開始命令アドレスを読出しアドレスと
して使用し、読出し要求を信号線４５に乗せてバッファ
メモリ部へ送出する。以後、マシンサイクル毎に読出し
アドレスを２ワードだけ増分し、後続の処理において続
出し要求を送出する。読出し要求は＄１の命令バッファ
が満杯になるまで、連続して４回だけ送出する。さらに
、起動開始信号によって第１および第捻・、の続出しポ
インタ３，４をリセットする。次に、制御回路１３の内
部に設けられた第１〜第４のフリップフロップエ４〜１
７をすべてリセットする。第１のフリップフロップ１４
Ｆｉ、第１の命令バッファ１の内容、あるいけ第２の命
令バッファ２の内容のいずれを解読するかを示すフリッ
プフロップである。第１の続出しポインタ３の最下位ピ
ットには、最初の命令語を読出す際に使用されるアドレ
スのワード部がセットされる。制御回路１３ハ、バッフ
ァメモリ部よりの応答信号４６を受取る毎Ｋ、パス信号
線２０上に送出されている命令語を第１の命令パツファ
工のワード０，１，２，３に順次格納する。さらに、最
初の応答信号を受取った時に、第１の切替回路８によっ
てバス信号線２０の上位４バイト、あるいは下位４バイ
トのいずれかを選択し、最初の命令語を命令レジスタ５
にストローブする。命令レジスタ５をストローブするの
と同時に、第１の続出しポインタ３の値が１だけ増分さ
れる。増分は、加算器１２によって加算入力信号線３０
の各ピッｌすべて状態０に転じ、さらに桁上げ信号線３
７上のデータを状態ＩＫすることによって行われる。次
のマシンサイクルでは、命令レジスタ５からの命令語と
、デコーダ６からのデコード情報とをそれぞれ信号線４
４　、４３上に乗せ、さらにデコード開始４９号を信号
線４８に乗せて実行処理部忙送出し、第１の命令バッフ
ァ１から読出した次の命令語を命令レジスタ５にストロ
ーブする。

次Ｋ、命令レジスタに相対分岐形式のＢＣＴ命令がスト
ローブされると、デコーダ６の相対分岐形式のＢＣＴ命
令であることを示す信号が信号線２５を介して送出され
、信号線２５上の信号の状態は１になる。さらに、この
ＢＣＴ命令の相対分岐値が１ワードから８ワードの範囲
で減分するものであれば、信号線２７上の信号の状態が
１になる。そこで、相対分岐値の下位４ビツトが減分回
路１０で１だ＋ｉ減分された後でレジスタにセットされ
、信号線２５　、２７上の信号と第２のフリップフロッ
プ１５のコンブリメント出力との論理積により、解読開
始信号をタイミング信号として使用し、第２の７リツプ
フロツブ１５がセットされる。このＢＣＴ命令の分岐が
成功すると予測して、以後、分岐ストリームの命令語を
解読できるように、あらかじめ第１のフリップフロップ
１４をセットして那２の命令バッファ２を指示しておく
。さらに、相対分岐値りと、解読中の命令に対応する命
令アドレスとにより分岐アドレスを生成し、上記起動時
と同様にしてバッファメモリ部にアクセスするが、第２
のフリップフロップ１５がセフ”　）されているので、
バッファメモリ部に４回目の要求を送出するど同時に第
３のフリップフロップ１６をセットして後続の要求を禁
止する。分岐先の命令語が続出されると、この命令語を
第２の命令バッファのワード０，１，２，３に順次格納
して解読を開始する。上記と同様の条件を満足するＢＣ
Ｔ命令を解読すると、セットされている第２のフリップ
フロップ１５は解読したＢＣＴ命令が上記ＢＣＴ命令と
同一であるか否かをチェックする。

：ム・、１ チェックは次のようにして行う。すなわち、レジスタ１
１に記憶されている１の補数形式の相対分岐値と第２の
ポインタ４の値とを加算器１２で加算し、その結果の上
位３ビツトの状態がすべて０であって、最下位ピットの
状態が第４のフリップフロップ１７にセットされている
値の状態に等しい時、同一のＢＣＴ命令であると確認さ
れるわけである。第４のフリップフロップ１７には、最
初のＢＣＴ命令の分岐アドレスのワードピットを第２の
ポインタ４の最下位ピットにセットする時に同じ値がセ
ットされる。これが同一のＢＣＴ命令であると確認され
ると、第２のポインタ４に加算器１２の値をストローブ
し、第２の命令バッファ２から分岐先の命令語を続出し
て命令レジスタ５にストローブする。同一のＢＣＴ命令
であることの確認と、第２のポインタ４の値の更新とを
１マシンサイクルの前半期間に行い、分岐先命令語の続
出しを後半期間に行って、以後、１マシンサイクル毎に
後続命令を命令レジスタ５に順次取出す。次に、同一の
ＢＣＴ命令であると確認、されなかった場合には、実行
処理部から送出される最初のＢＣＴ命令に対する分岐成
功信号を確認した後、第１のフリップフロップ１４の状
態を反転し、最初のＢＣＴ命令と同様な処理を行い、分
岐先命令を第１の命令バッファ１に格納する。

上記のいずれにおいても、Ｂ　Ｃ’Ｌ”命令に対する分
岐成功信号を受取ると、＄１のフリップフロップ１４に
よって指示されていない方の命令バッファ１、または２
から、該当するポインタ３、また！／′ｉ４に指定され
ている命令語を読出すことによって、即座に前のストリ
ームの解読を再開することができる。なお、この分岐不
成功信号により第１のフリップフロップ１４ニ反転し、
第１〜第４のフリップフロップ１４〜１７が指示してい
た方のポインタ３、または４はすべてリセットされる。

本実施例においては、上記条件を満足するＢＣＴ命令を
解読した後、再びこの条件を満足するＢＣＴ命令を解読
した場合、両者が同一アドレスにある命令であらた場合
に限って分岐先を命令バッファ１、または２から読出す
ようにしている。しかし、同一命令であるか否かにかか
わらず、後者の相対分岐値に応じて該当するポインタ３
、また１−１４の値を減分し、分岐先を該当する命令バ
ッファ１、または２から読出すことも容易である。

本実施例では命令語のオペレーションコードによって相
対分岐形のＢＣＴ命令と、解読されるＢＣＴ命令とを対
象としているが、命令語のなかに相対分岐値をもたない
ＢＣＴ命令であっても、他にアドレス加算器を使用して
解読中の命令の命令アドレスと、このＢＣＴ命令の分岐
アドレスとから相対分岐値を算出して本発明を実現でき
る。

本発明には以上説明したように、ＢＣＴ命令によるルー
プを実行するときに、ループを構成する命令シーケンス
の全体が命令バッファに収まる長さの場合には、この命
令シーケンスを１口実行した時点がらループが切断する
までの期間、命令シーケンスを命令バッファに保持し、
それ以後、ＢＣＴ命令の分岐先命令語を常に命令バッフ
ァより供給するように構成することにより、ＢＣＴ命令
を使用してループするようにコーディングされたプログ
ラムを高速度で処理することができるという効果がある
。

【図面の簡単な説明】

第１図はＢＣＴ命令を含み処理がループするプログラム
の一例を示す図、第２図は本発明に依る情報処理装置に
おける一実施例の命令バッファとその周辺回路とのブロ
ック図、第３図は第２図に示す実施例において使用する
相対分岐形のＢＣＴ命令の構成を示す図である。 １．２・・・命令バッファ ３．４・・・続出しポインタ　５・・・命令レジスタ６
・・・デコーダ　　７・・・検出回路８．９・・・切替
回路　　１０・・・減分回路１１・・・レジスタ　−２
・・・加算器　１３・・・制御回路１４〜１７・・・フ
リップフロップ ２０〜４６　、４８〜４９・・・１．信号線１′・ｉｌ
ｌ 特許出願人　　日本電気株式会社 代理人　弁理士　井ノロ　壽 第１図 １

Claims (1)

【特許請求の範囲】
1. 主ストリームの命令語と分岐ストリームの命令語とを対
   にして記憶するための第１および第２の命令バッファと
   、前記第１および第２の命令バッファに対応した第１お
   よび第２の続出しポインタと、バッファメモリ部から読
   出された命令語か、あるいは第１の命令バッファから読
   出された命令語か、または第２の命令バッファ゛から続
   出された命令語かを選択するための第１の切替回路と、
   前記第１および第２の読出しポインタの出力のうち、該
   当する出力を選択するための第２の切替回路と、前記第
   １の切替回路の出力を保持するための命令レジスタと、
   前記命令レジスタに保持されている命令語のオペレーシ
   ョンコードを解読するためのデコーダと、前記命令レジ
   スタに保持されている命令のデイスプレースメント部の
   値を検出するための検出回路と、前記命令レジスタに保
   持されている命令語の相対分岐値を減分するための減分
   回路と、前記減分回路の出力を保持するためのレジスタ
   と、前記第２の切替回路の出力と前記レジスタの出力と
   を入力して前記第１あるいは第２の読出しポインタの値
   を加算するための加算器と、前記バッファメモリ部と実
   行処理部との間で制御信号を授受し、これによって前記
   第１および第２の命令バッファ、前記第１および第２の
   読出しポインタ、命令レジスタ、ならびに第１および第
   ２の切替回路を制御するための制御回路とを具備し、前
   記命令レジスタに保持されている命令語がブランチ牙ン
   カウント命令（ＢＣＴ命令）であって、前記レジスタの
   内容を１だけ減じた時に結果がＯでなければ指定された
   アドレスに分岐する命令であるか−をチェックし、さら
   に前記分岐の方向がアドレス減少方向であって前記命令
   語自身のアドレスと分岐アドレス゛との差が前記第１お
   よび第２の命令バッファの容朔以下であることをチェッ
   クし、前記チェックの結果が肯定的であると前記分岐の
   先の命令語を最大、前記第１および第２の命令バッファ
   の容量分だけ前記バッファメモリ部から続出（７て前記
   命令バッファに格納し、前記ブランチオンカウント命令
   （ＢＣＴ命令）に対する前記分岐の条件が不成立になる
   まで前記命令語を前記第１および第２の命令バッファに
   保持し続け、その間前記ブランチオンカウント命令（Ｂ
   ＣＴ命令）が前記命令レジスタによって解読される毎に
   前記分岐の先の命令語を前記バッファメモリ部にアクセ
   スする代りに前記第１払よび第２の命令バッファより読
   出すように構成したことを特徴とする情報処理装置。