JPH01156825A

JPH01156825A - 信号処理用アドレス生成方式

Info

Publication number: JPH01156825A
Application number: JP31655387A
Authority: JP
Inventors: Atsumichi Murakami; 篤道村上; Isao Uesawa; 上澤　功; Naoto Kaneshiro; 直人金城
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-12-15
Filing date: 1987-12-15
Publication date: 1989-06-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ディジタル信号処理プロセッサのデータア
ドレス制御に関するものである。

［従来の技術］第７図は、例えばテキサスインスツルメント社発行のｒ
ＴＭｓ３２０２０　　ユーザーズマニュアル」に開示さ
れた従来のアドレス制御方式に基づくアドレス生成器の
構成を示すブロック図である。

図において、１はデータ転送を行うデータバス、２はデ
ータバス１から補助レジスタポインタ退避レジスタ（Ａ
ＲＢ）３へのデータバス、３は補助レジスタポインタ退
避レジスタ（ＡＲＢ）、４は補助レジスタポインタ（Ａ
ＲＰ）６からのデータ退避パス、５は補助レジスタポイ
ンタ（ＡＲＰ）６とデータバス１との間のデータバス、
６は補助レジスタポインタ（ＡＲＰ）、７は補助レジス
タポインタ（ＡＲＰ）６から補助レジスタ（ＡＲ）８を
選択する選択信号、８は５ワードを備えた補助レジスタ
（Ａ・Ｒ＝ＡＲＯ−ＡＲ４）、９は補助レジスタ（ＡＲ
）８から出力される相対（間接）アドレス、１０は補助
レジスタ（ＡＲ）８からのアドレスデータ、１１は；ア
ドレスデータｌＯを補助レジスタ専用演算ユニット（Ａ
ＲＡＵ）１２で更新した更新アドレスデータ、１２は補
助レジスタ専用演算ユニッ）　（ＡＲＡＵ）、１３は直
接アドレス用データメモリページポインタ（Ｄ　Ｐ’）
、１４は直接アドレス用データメモリポインタ（ＤＰ）
１３から出力されたデータメモリページデータ、１５は
即値で指示される直接アドレスデータ１６とデータメモ
リページデータ１４を多重し、直接アドレス１７を生成
するマルチプレクサ（ＭＵＸ）、１６は直接アドレスデ
ータ、１７は直接アドレス、１８は直接アドレス１７と
相対アドレス９を選択するセレクタ、１９はアドレス出
力、２０はアドレス制御コード′、２１は補助レジスタ
ポインタ退避レジスタ制御信号、２２は補助レジスタポ
インタ制御信号、２３はアドレス制御コード２０を解読
するデコーダ、２４は補助レジスタ専用演算ユニッ）　
（ＡＲＡＵ）１２を制御する制御信号、２５は直接アド
レス１７と相対アドレス９を選択する選択制御信号、２
６は補助レジスタ（ＡＲ）８とデータバスｌとの間のデ
ータ入出力用パス、２７は直接アドレス用データメモリ
ページポインタ（ＤＰ）１３とデータバスｌとの間のデ
ータ入出力用パスである。

第８図は第７図のアドレス生成器のアドレス制御コード
による動作を説明するための表を示す図である。

次に、上記従来のアドレス生成器の動作について説明す
る。まず、入力されたアドレス制御コード２０が直接ア
ドレス指定である場合、デコーダ２３は命令コード中に
７ビツ）　（ｂ　ｉ　ｔ）の即値で示される直接アドレ
スデータ１６を出力する。

この直接アドレスデータ１６と直接アドレス用データメ
モリページポインタ（ＤＰ）１３に保持された９ビツト
のデータメモリページデータ１４とを、マルチプレクサ
（ＭＵＸ）１５で多重して直接アドレス１７を生成する
。最後に、選択制御信号２５によってセレクタ１８から
直接アドレス１７を選択してアドレス出力１９を出力す
る。

次に、人力されたアドレス制御コード２０が相対アドレ
ス指定である場合、デコーダ２３から出力された補助レ
ジスタポインタ制御信号２２で示された補助レジスタ（
ＡＲ）８の中の１つが相対アドレス９として出力される
。これを選択制御信号２５によってセレクタ１８で選択
してアドレス出力１９を出力する。その後、ここで選択
された補助レジスタ（ＡＲ）８の中の１つに対して補助
レジスタ専用演算ユニッ）　（ＡＲＡＵ）１２が所定の
更新処理を実行し、次の命令で使用する相対アドレス９
を算出する。相対アドレス９のモードには以下の５種類
がある。

■補助レジスタポインタ（ＡＲＰ）６で示された補助レ
ジスタ（ＡＲ）８をデータメモリアドレスとして使用す
る。

■補助レジスタポインタ（ＡＲＰ）６で示された補助レ
ジスタ（ＡＲ）８の内容でデータメモリをアクセスし、
その後にこの内容から「１」を減算する。

■補助レジスタポインタ（ＡＲＰ）６で示された補助レ
ジスタ（ＡＲ）８の内容でデータメモリをアクセスし、
その後にこの内容に「１」を加算する。

■補助レジスタポインタ（ＡＲＰ）６で示された補助レ
ジスタ（ＡＲ）８の内容でデータメモリをアクセスし、
その後にこの内容から補助レジスタ（ＡＲＯ）８の内容
を減算する。

■補助レジスタポインタ（ＡＲＰ）６で示された補助レ
ジスタ（ＡＲ）８の内容でデータメモリをアクセスし、
その後にこの内容に補助レジスタ（ＡＲＯ）８の内容を
加算する。

すなわち、上記従来例では補助レジスタ（ＡＲ）８を使
用したアドレッシングは以下の２種類に大別され、これ
が補助レジスタ専用演算ユニット（ＡＲＡＵ）１２の演
算種別となる。

■補助レジスタ（ＡＲ）８に対する「１」加算／［１］
減算による通常の相対アドレッシング。

■補助レジスタ（ＡＲＯ）８の内容をベースとしたイン
デックス修飾付の相対アドレッシング。

このアドレスモードは、主に音声信号処理を対象とした
１次元データアドレスの中で単純化されたものに対して
適合しているものと、考えられる。

しかるに、２次元空間上のデータに対しアドレッシング
を行う場合、ラインが変わるごとに、先頭の参照点のア
ドレスをアドレスレジスタに設定する必要が生じ一連の
演算のパイプラインが切れて効率が低下する。

第９図は２次元空間上のデータ系列を示す図、第１０図
は第７図のアドレス生成器による第９図のデータ系列に
対するアドレッシングの動作を示すフローチャートであ
る。

第９図に示すデータ系列において、水平方向Ｍデータ、
垂直方向しデータの２次元データを１次元アドレスでデ
ータメモリに格納しているものとする。この２次元デー
タ内のブロック（水平方向２ｍデータ、垂直方向ｌデー
タ）内の参照点を水平方向に順次走査する方向で五目状
にサンプリングする場合を考える。

まず、最初に２１点のアドレスをアドレスレジスタであ
る補助レジスタ（ＡＲ）８の１つのＡＲｌ　（ＡＲＰ＝
１）に初期設定し、またＡＲＯに「２」を初期設定する
。同一水平ライン上の参照点に関しては、第８図に示す
アドレス制御モード陽８、すなわちＡＰＩ４−ＡＲ１＋ＡＲＯによりアドレッシングを行う。

しかるに、次のラインの先頭の参照点Ｐ−・１のアドレ
スは、ＡＲＩの値を更新して生成することができず、新
たに設定し直す必要がある。従って、データ演算部を用
いてラインの先頭アドレスを算出し、ＡＰＩに設定する
というステップが必要になる。その後の処理は第１ライ
ンと同様に行う。

以上のような処理手順に見られるように、２次データに
関してはラインが変わるごとに本来の演算処理が中断さ
れ、そのためにパイプラインの効率が低下し、また命令
ステップ数の増加により処理時間が増大することが分か
る。

［発明が解決しようとする問題点］上記した従来のアドレス制御方式は以上のように構成さ
れているので、画像信号処理等の２次元信号処理に使用
する場合に、アドレス算出をデータ演算部でしばしば行
う必要が生じるとともに、信号処理アルゴリズムのプロ
グラムのソフトウェア−が複雑化するなどの問題点があ
った。

この発明はかかる問題点を解決するためになされたもの
で、比較的に短い制御コードピット長と単純な回路構成
により、画像信号処理等の２次元信号処理に対応した高
機能なアドレス生成器を備える信号処理用アドレス生成
方式を得ることを目的とする。

［問題点を解決するための手段］この発明に係る信号処理用アドレス生成方式は、アドレ
スレジスタとインデックス修飾レジスタとの組み合せに
よるインデックス修飾アドレスに加え、制御コード中の
即値で指示するアドレス変位量による相対アドレスを行
うとともに、水平型のマイクロ命令中の当該フィールド
内で各マイクロ命令ごとに即時にアドレス指定を行うこ
とを可能としたものである。

［作用］この発明の信号処理用アドレス生成方式においては、相
対アドレス指定はインデックス修飾アドレスとの任意の
組合せによって２次元アドレスを生成し、各水平型のマ
イクロ命令中で即時にアドレス指定を行うことにより、
複雑な２次元信号処理アルゴリズムを処理する。

［実施例］第１図はこの発明の一実施例である信号処理用アドレス
生成方式に適用したアドレス生成器の構成を示すブロッ
ク図である。図において、ｌはデータ転送に使用するデ
ータバス、２８は相対アドレスの生成に使用するアドレ
スレジスタ（Ａ’Ｒｘ）、２６はアドレスレジスタ（Ａ
Ｒｘ）２Ｂへデータバス１から初期値等を入出力するデ
ータバス、３０はインデックス修飾レジスタ（ＩＸＲｘ
）、３１はインデックス修飾レジスタ（ＩＸＲＸ）３０
ヘデータバス１から初期値等を入出力するデータバス、
３２はアドレス制御コード２０で指示されるアドレスレ
ジスタ（ＡＲｌ）２８中の任意の１つのデータ出力、３
３はインデックス修飾レジスタ（［ＸＲｘ）３０中の任
意の１つのデータ出力、３４はデータ出力３２とデータ
出力３３を加算する加算器（ＡＤＤ　（１））、３５は
加算器３４の加算結果のデータ出力、３６はインデック
ス修飾（ＩＸＲ）オン／オフ信号４６に従い、ＩＸＲＸ
ジオン時加算結果のデータ出力３５を、ＩＸＲオフ時に
はデータ出力３２を選択するセレクタ（１）、３７はセ
レクタ（１）３６の選択出力とデコーダ２３から出力さ
れるディスプレースメントデータ４２を加算する加算器
（ＡＤＤ　（２））、３日は加算器（ＡＤＤ　（２））
３７の加算結果のデータ出力、１８は加算結果のデータ
出力３８とデコーダ２３から出力される直接アドレスデ
ータ４３を選択するセレクタ（２）、３９はセレクタ（
２）１８の選択したデータ出力、４０はデータ出力３９
をサイクルタイミングに同期して出力するためのラッチ
、４１はサイクルタイミングに同期して出力されるアド
レス出力、２０はアドレス制御コード、２３はアドレス
制御コード２０を解読するデコーダ、４２はアドレス制
御コード２０から即値で指示されるディスプレースメン
トデータ、４３はアドレス制御コード２０から即値で指
示される直接アドレスデータ、４４は複数用意されるア
ドレスレジスタ（ＡＲｘ）２８中の１つを選択するアド
レスレジスタ選択信号、４５は複数用意されるインデッ
クス修飾レジスタ（ＩＸＲＸ）３０中の１つを選択する
インデックス修飾レジスタ選択信号、４６はデコーダ２
３から出力されるインデックス修飾オン／オフ信号、４
７はデコーダ２３から出力される直接アドレスオン／オ
フ信号である。

第２図は第１図のアドレス生成器による第９図のデータ
系列に対するアドレッシングの動作を示すフローチャー
ト、第３図は第１図のアドレス生成器におけるアドレス
制御コードの一例を示す図である。図において、４８は
相対アドレス指定コード、４９は直接アドレス指定コー
ドである。

第４図は第３図のアドレス制御コードの動作を説明する
ための表を示す図、第５図は第１図の信号処理用アドレ
ス生成方式を適用した信号処理プロセッサの構成を示す
ブロック図である。図において、５０はプログラムメモ
リから成る命令メモ奮ハ　５１は命令アドレス、５２は
命令アドレス５１に対応する命令メモリ５０のアドレス
から読み出された命令コード、５３は命令コード５２を
保持し、これを解読するインストラクションレジスタ（
ＩＲ）、５４は命令アドレス５１を出力するプログラム
カウンタ（ＰＣ）、５５はプログラムカウンタ（ＰＣ＞
　５４を命令コード５２に従って制御するプログラム制
御回路（プログラムコントローラ）、５６はインストラ
クションレジスタ（ＩＲ）５３からの命令を各部に分配
するプログラムバス（Ｐ−ＢＵＳ）、５７は演算データ
を記憶するデータメモリ、５８はプログラムバス（Ｐ−
ＢＵＳ）５６とデータバス（Ｄ−ＢＵＳ）１間のデータ
転送を行うバスインタフェースレジスタ（ＢＩＲ）、５
９はデータバス（Ｄ−ＢＵＳ）１の経路選択を行うマル
チプレクサ（ＭＵＸ）、６０は第１図に示したアドレス
生成器（ＡＧＵ）、６１はデータメモリ５７とデータバ
ス（Ｄ−ＢＵＳ）１間の入出力データ、６２はデータバ
ス（Ｄ−ＢＵＳ）１からデータ演算部６３への入力デー
タ、６３は演算を実行するデータ演算部、６４はデータ
演算処理に使用するワーキングレジスタ（ＷＲ）、６５
はワーキングレジスタ（ＷＲ）６４とデータバス（Ｄ−
ＢＵＳ）１間の入出力データ、７０は命令動作を指示す
るオペレーションコードである。

第６図は第５図の信号処理プロセッサにおける命令コー
ドの一例を示す図である。図において、７０は命令動作
を規定するオペレーションコード、２０はデータメモリ
５７のアドレスを制御するアドレス制御コードである。

次に、上記したこの発明の一実施例である信号処理用ア
ドレス生成方式のアドレス生成動作について説明する。

まず、入力されたアドレス制御コード２０が直接アドレ
ス指定である場合、デコーダ２３は即値で示される直接
アドレスデータ４３を出力する。次に、直接アドレスオ
ン／オフ信号４７をオンとし、これに従ってセレクタ（
２）１８から直接アドレスデータ４３を選択してデータ
出力３９を得る。最後にマシンサイクルと同期させるた
めにデータ出力３９をラッチ４０において保持し、アド
レス出力４１を出力する。

次に、入力されたアドレス制御コード２０が相対アドレ
ス指定である場合、デコーダ２３から出力されるアドレ
スレジスタ選択信号４４で示されるアドレスレジスタ（
ＡＲｘ）２Ｂ中の１つを選択する。同様にインデックス
修飾を行う場合、インデックス修飾レジスタ（ＩＸＲｘ
）３０中の１つを選択する。この２つのレジスタの内容
であるデータ出力３２とデータ出力３３を加算器（ＡＤ
Ｄ　（１））３４で加算し、インデックス修飾を行った
データ出力３５を得る。これをインデックス修飾オン／
オフ信号４６に従ってセレクタ（１）３６により選択し
て加算器（ＡＤＤ　（２））３７の一方へ入力し、他方
へ入力されるディスプレースメントデータ４２と加算さ
れ相対アドレスのデータ出力３８が得られる。このデー
タ出力３８によりアドレスレジスタ（ＡＲｘ）２Ｂ中の
１つの内容を更新すると同時に、セレクタ（２）１Ｂに
おいてデータ出力３８を選択してアドレスのデータ出力
３９を出力する。これをラッチ４０によってマシンサイ
クルに同期化し、アドレス出力４１を得る。

インデックス修飾を行わない場合は、上記動作中でセレ
クタ（１）３６がアドレスレジスタ（ＡＲＸ）２Ｂのデ
ータ出力３２を加算器（ＡＤＤ（２））３７の一方へ入
力する。このため、インデックス修飾レジスタ（ＩＸＲ
Ｘ）３０中の１つを選択することは行わない。これに対
してディスプレースメントデータ４２の加算を行わない
場合、アドレス制御コード２０中で即値で指示するディ
スプレースメントデータ４２を「０」として加算器（Ａ
ＤＤ）３７の他方へ人力することで実現される。相対ア
ドレスモードには以下の４種類があり、各制御サイクル
ごとに任意の組合せを取ることが可能である。

■任意のアドレスレジスタ（ＡＲｘ）２ｅ中の１つの内
容でデータメモリ５７をアクセスする。

■任意のアドレスレジスタ（ＡＲｘ）２８中の１つの内
容に即値で示されるディスプレースメントデータ４２を
加算した後、その結果でデータメモリ５７をアクセスす
ると同時に、アドレスレジスタ（ＡＲｌ）２８の内容を
検討する。

■任意のアドレスレジスタ（ＡＲｘ）２８中の１つの内
容と任意のインデックス修飾レジスタ（ＩＸＲｘ）３０
中の１つの内容を加算した後、その結果でデータメモリ
５７をアクセスすると同時に、アドレスレジスタ（ＡＲ
ｘ）２Ｂの内容を更新する。

■任意のアドレスレジスタ（ＡＲｘ）２８中の１つの内
容と任意のインデックス修飾レジスタ（ＩＸＲｘ）３０
中の１つの内容を加算した後、その結果に即値で示され
るディスプレースメントデータ４２を加算する。その結
果でデータメモリ５７をアクセスすると同時に、アドレ
スレジスタ（ＡＲｘ）２８の内容を更新する。

第３図にはアドレス制御を行うアドレス制御コード２０
の一例が示されており、第４図はアドレス制御コード２
０の内容による動作を説明するための表である。

上記相対アドレスモードにより、例えばデータメモリ５
７のアドレス順に２次弁データを水平方向に配置した時
、２次元データの水平サイズをＭとすると、以下のよう
に相対アドレスモードを組み合わせることで柔軟なアド
レス制御を実現することができる。

■水平方向にａアドレスおきにデータメモリ５７をアク
セスする場合。

アドレスレジスタ（ＡＲｘ）２８＋デイスプレースメン
トデータ４２のモードにおいて、ディスプレースメント
データ４２に＋ａないし−ａを指定する。

■垂直方向にａアドレスおきにデータメモリ５７をアク
セスする場合。

インデックス修飾レジスタ（ＩＸＲｘ）３０にａ×Ｍな
いし−ａ×Ｍをセットし、アドレスレジスタ（ＡＲｌ）
２８＋インデツクス修飾レジスタ（ＩＸＲｘ）ａｏのモ
ードを使用する。

Ｃ斜方向く例えば対角方向）にデータメモリ５７をアク
セスする場合。

インデックス修飾レジスタ（ＩＸＲｘ）３０にＭないし
−Ｍをセットし、アドレスレジスタ（ＡＲｘ）２８＋イ
ンデ・ンクスＩＩ飾レジスタ（ＩＸＲｘ）３０＋デイス
プレースメントデータ４２のモードを使用する。

ここで、第９図に示したデータ系列に対するアドレッシ
ングの動作のフローチャートを第２図に示している。ま
ず、インデックス修飾レジスタ（ＩＸＲＸ）３０中の１
つのＩ　ＸＲＯに（Ｍ　−２ｍ　）の値を初期設定し、
アドレスレジスタ（ＡＲｘ）２８中の１つのＡＲＯにＰ
１点のアドレスを初期設定する。ここまでは、上記した
従来例のものと同様である。第９図に示す第１ラインの
先頭の参照層Ｐ１については、第４図に示すアドレス制
御モードＮａ　１、すなわちＡＲＯ−＋ＡＲＯのモード
によりアドレッシングを行い、同一ライン上の次の参照
点については、アドレス制御モードＮα２、すなわちＡ
ＲＯ＋ｄ　ｉ　ｓ　ｐ　（＝２）＋ＡＲＯによりアドレ
ッシングを行う。

次に、ラインが変更する場合、アドレス制御モードＮａ
４ＡＲＯ＋　Ｉ　ＸＲＯ＋ｄ　ｉ　ｓ　ｐ−＋ＡＲＯに
よりアドレッシングが可能である。従って、第９図に示
す例では、ｍＸ１個のデータを連続してアドレッシング
することができる。

上述したように、この発明による信号処理用アドレス生
成方式では、２次元データにおいてラインが変わるごと
に演算処理を中断してアドレス計算処理を行う必要がな
く、バイブライン処理が効率的に行われ、またプログラ
ムも簡略化できる。

なお、複数のデータ系列に対し一連の演算処理□を連続
して行う場合、各データ系列の先頭の参照点のアドレス
値を前もって算出し、データメモリ５７の特定の領域に
格納しておき、演算処理の初めに該当するデータ系列の
先頭のアドレス値をデータメモリ５７から読み出し、デ
ータバス１を経由してアドレス生成器内の特定のアドレ
スレジスタに初期設定することができる。

［発明の効果］この発明は以上説明したとおり、信号処理用アドレス生
成方式において、マイクロ命令ごとにアドレスレジスタ
、インデックスレジスタ及びディスプレースメントを指
定でき、その３項の加算の組合せにより相対アドレッシ
ングを行える構成としたので、２次元データ等に対する
複雑なアドレス制御の記述が簡単になり、また信号処理
速度の高速化ができるなどの優れた効果を奏するもので
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例である信号処理用アドレス
生成方式に適用したアドレス生成器の構成を示すブロッ
ク図、第２図は第１図のアドレス生成器による第９図の
データ系列に対するアドレッシングの動作を示すフロー
チャート、第３図は第１図のアドレス生成器におけるア
ドレス制御コードの一例を示す図、第４図は第３図のア
ドレス制御コードの動作を説明するための表を示す図、
第５図は第１図の信号処理用アドレス生成方式を適用し
た信号処理プロセッサの構成を示すブロック図、第６図
は第５図の信号処理プロセッサにおける命令コードの一
例を示す図、第７図は従来のアドレス制御方式に基づく
アドレス生成器の構成を示すブロック図、第８図は第７
図のアドレス生成器のアドレス制御コードによる動作を
説明するための表を示す図、第９図は２次元空間上のデ
ータ系列を示す図、第１Ｏ図は第７図のアドレス生成器
による第９図のデータ系列に対するアドレッシングの動
作を示すフローチャートである。図において、１・・・データバス、２，５，２６゜２７
．３１・・・データバス、３・・・補助レジスタポイン
タ退避レジスタ（ＡＲＢ）、４・・・データ退避バス、
６・・・補助レジスタポインタ（ＡＲＰ）、７・・・選
択信号、８・・・補助レジスタ（ＡＲ）、９・・・相対
（間接）アドレス、１０・・・アドレスデータ、１１・
・・更新アドレスデータ、１２・・・補助レジスタ専用
演算ユニット（ＡＲＡＵ）、１３・・・直接アドレス用
データメモリページポインタ（ＤＰ）、１４・・・デー
タメモリページデータ、１５・・・マルチプレクサ（Ｍ
ＵＸ）、１６・・・直接アドレスデータ、１７・・・直
接アドレス、１８・・・セレクタ、１９・・・アドレス
出力、２０・・・アドレス制御コード、２１・・・補助
レジスタポインタ退避レジスタ制御信号、２２・・・補
助レジスタポインタ制御信号、２３・・・デコーダ、２
４・・・制御信号、２５・・・選択制御信号、２８・・
・アドレスレジスタ（ＡＲｌ）、３０・・・インデック
ス修飾レジスタ（ＩＸＲｘ）、３２．　３３．　３５゜
３８、：３９・・・データ出力、３４．３７・・・加算
器（ＡＤＤ）、３６・・・セレクタ、４０・・・ラッチ
、４１・・・アドレス出力、４２・・・ディスプレース
メントデータ、４３・・・直接アドレスデータ、４４・
・・アドレスレジスタ選択信号、４５・・・インデック
スｆ１１飾レジスタ選択信号、４６・・・インデックス
修飾オン／オフ信号、４７・・・直接アドレスオン／オ
フ信号、４８・・・相対アドレス指定コード、４９・・
・直接アドレス指定コード、５０・・・命令メモ１八　
５１・・・命令アドレス、５２・・・命令コード、５３
・・・インストラクションレジスタ（ＩＲ）、５４・・
・プログラムカウンタ（ＰＣ）、５５・・・ブログラノ
、制御回路（プログラムコントローラ）、５６・・・プ
ログラムバス（Ｐ−ＢＵＳ）、５７・・・データメモリ
、５８・・・バスインタフェースレジスタ（Ｂ　Ｉ　Ｒ
）、５９・・・マルチプレクサ（ＭＵＸ）、６０・・・
アドレス生成器（ＡＧＵ）、６Ｌ６５・・・入出力デー
タ、６２・・・人力データ、６３・・・データ演算部、
６４・・・ワーキングレジスタ（ＷＲ）、７０・・・オ
ペレーションコード　である。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

（１）演算内容及びデータアドレス制御内容を表す水平
型のマイクロ命令を記憶する命令メモリと、データを記
憶するデータメモリと、このデータメモリから同時に読
み出される１個以上のデータに対し、上記マイクロ命令
に従って演算を行う演算器と、この演算器への入力デー
タを上記データメモリから読み出すための読出しアドレ
ス及び演算器出力データを上記データメモリへ書き込む
ための書込みアドレスを、各入出力データに対応してそ
れぞれ独立に上記マイクロ命令に従って生成する複数の
アドレス生成器と、上記データメモリ、上記演算器及び
上記アドレス生成器間でデータ転送を行うデータバスと
を備えたディジタル信号処理プロセッサにおいて、上記アドレス生成器は、上記データバスから初期値を入
出力が可能な１個以上のアドレスレジスタと、上記デー
タバスからアドレス修飾値を入出力が可能な１個以上の
インデクッスレジスタを備え、上記マイクロ命令に従っ
て上記アドレスレジスタ及び上記インデックスレジスタ
の中からそれぞれ１つを選択し、その選択されたアドレ
スレジスタの内容と選択されたインデックスレジスタの
内容であるインデックス相対値と、上記マイクロ命令の
コード中の即値で示される相対修飾値であるディスプレ
ースメントとの最大３項までの加算の組合せによってア
ドレスデータを算出するとともに、このアドレスデータ
によって上記選択されたアドレスレジスタの内容を更新
する構成となし、あらかじめ上記アドレスレジスタ及び
上記１個以上のインデックスレジスタへ上記データバス
を経由して初期値を設定しておき、対象とするデータ系
列の最初の参照点については、特定のアドレスレジスタ
の内容を用いてアドレス指定を行い、それ以降の参照点
については、１マイクロ命令ごとに上記特定のアドレス
レジスタの内容、すなわち現参照点のアドレス値と上記
インデックスレジスタの内容と上記ディスプレースメン
トとの最大３項の加算の組合せ種類を指定し、さらに上
記インデックスレジスタと上記ディスプレースメントの
指定を行うことにより、次の参照点のアドレス値を算出
するとともに、この新しいアドレス値を用いて上記特定
のアドレスレジスタの内容を更新する処理を順次に繰り
返すことにより、不規則な配置を持つデータ系列に対し
ても連続したアドレス指定が行えることを特徴とする信
号処理用アドレス生成方式。
（２）水平方向にＭデータ、垂直方向にＬデータ（Ｍ、
Ｌは正の整数）の２次元空間上のデータが順次走査によ
り１次元アドレスで上記データメモリに記憶されている
場合に、上記アドレス生成器において、２次元的配置を
持つデータ系列に対し、このデータ系列の最初の参照点
については特定のアドレスレジスタの初期設定値を用い
てアドレス指定を行うとともに、それ以降については、
現在の参照点が直前の参照点に対し水平方向にｍデータ
（ｍは上記ディスプレースメントで設定可能範囲内の整
数）、垂直方向に１データ離れている場合、ｌが「０」
、すなわち同一水平ライン上にある場合は、現命令コー
ドにてディスプレースメントにｍの値を設定し、上記特
定のアドレスレジスタの内容と上記ｍの値の設定された
ディスプレースメントとの加算値を用いてアドレス指定
を行い、ｌが「０」でない場合、（ｌ×Ｍ＋ａ）の値（
ａは整数）をあらかじめ初期設定しておいたインデック
スレジスタを現命令コードで指定し、上記特定のアドレ
スレジスタの内容と上記指定されたインデックスレジス
タの内容と現命令コードで（ｍ−ａ）の値を設定したデ
ィスプレースメントとの３項の加算値により、アドレス
指定を行う処理を各参照点ごとに命令コードにて指示す
ることを特徴とする特許請求の範囲第１項記載の信号処
理用アドレス生成方式。
（３）上記アドレス生成器は、上記データメモリの指定
のアドレスにあらかじめ記憶しておいたデータあるいは
上記演算器の出力データを、上記データバスを経由して
特定のアドレスレジスタあるいはインデックスレジスタ
に設定することができ、また、特定のアドレスレジスタ
あるいはインデックスレジスタの内容を上記データバス
を経由して上記データメモリへ転送でき、あるいは上記
演算器の入力データとしてこの演算器へ転送できること
を特徴とする特許請求の範囲第１項あるいは第２項記載
の信号処理用アドレス生成方式。
（４）複数のデータからなるデータ系列に対し相対アド
レッシングを行う場合に、上記データ系列の先頭の参照
点のアドレスとして、上記データメモリの特定アドレス
に前もって算出し記憶していたアドレスデータ値を、又
は上記演算器の出力データの値を、上記データバスを経
由して上記特定のアドレスレジスタに初期設定すること
を特徴とする特許請求の範囲第１項ないし第３項記載の
信号処理用アドレス生成方式。