JPH02213937A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらにはプログラム制御方
式のシステムにおける命令形式に適用して特に有効な技
術に関し、例えばデータのビット操作に関する命令を有
するマイクロプロセッサやディジタル信号処理装装置に
利用して有効な技術に関する。

［従来の技術］ マイクロプロセッサのようなデータ処理装置においては
、データ内の任意のビットを１またはＯに変化させるこ
とができるような命令があると、例えばグラフィック表
示システムにおける線分の描画等の処理が簡単に行なえ
るようになって便利である。

従来、例えばモトローラ社製ＭＣ６８０２０のようなマ
イクロプロセッサでは、ビットフィールドと呼ばれるメ
モリ内の任意のビットから任意のビットまでの領域のデ
ータの取扱いに関する命令（以下ビットフィールド命令
と称する）が数種類用意されている。

ビットフィールド命令では、ベースアドレスとこのベー
スアドレスからのオフセット値およびフィールドの長さ
（ビット数）を示すフィールド幅の３つの値をオペラン
ドとして与えることによりメモリ内の所望のフィールド
を指定し、そのフィールドのデータに対してアンド（Ａ
ＮＤ）やオア（ＯＲ）などの論理演算処理を行なうよう
になっている。

上記の場合、ビットフィールドはメモリ内の任意のビッ
トから任意のビットまでビット単位で指定がなされるの
で、先頭位置と終了位置を同一にすることにより１ビツ
トに対する操作が可能である。

［発明が解決しようとする課題］ 上記のような従来方式のビット操作処理にあっては、操
作対象となるデータの他に、それと演算されるべきデー
タが必要であるため、そのデータを入れておくメモリの
容量が増大するとともに。

同一のメモリ内から２つのデータを読み出さなくてはな
らないため処理時間が長いという問題点があった。

なお、６８０００系マイクロプロセツサにも、ビット操
作命令と呼ばれる命令が用意されているが、それらはビ
ットテストの結果に応じてビット操作を行なう命令であ
って、ビットの指定はオペランドで行なうようになって
いる（−オーム社、昭和５８年１０月１日発行、ｒＭｃ
６８０００の使い方Ｊ　Ｐ１２１〜ｐ１２３）。

この発明の目的は、メモリ容量を増大させることなく、
ビット操作を簡単に行なえるとともに、ビット処理を短
時間に行なえるようなデータ処理技術を提供することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［１１題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、アキュームレータの前段もしくは後段にセレ
クタを設けるとともに、ビット操作命令であることを示
すオペレーション指定部と操作対象となるビット位置を
示す位置指定部とビット内容を示す内容指定部とからな
る命令を用意し、この命令が読み出された場合に、上記
セレクタを切り換えて、ビット操作命令によって与えら
れる上記ビット内容をアキュームレータに供給させるよ
うに構成するものである。

［作用］ 上記した手段によれば、対象となるデータをアキューム
レータへロードすると同時に所望のビット処理結果が得
られるため、ビット処理が短時間に実行されるとともに
、論理演算を行なう必要がないので操作対象となるデー
タとの演算データが不必要となり、メモリの容量を減ら
すことができる。

［実施例］ 第２図には本発明に係るデータ処理装置で使用されるビ
ット操作命令のフォーマットの一例が示されている。

すなわち、この実施例のビット操作命令は、ビット操作
命令であることを示すオペレーション指定部ＯＰと操作
対象となるビット位置を示す位置指定部ＢＬとビット内
容を示す内容指定部ＤＴとから構成されている。

第１図には、本発明を一例としてデジタル・シグナル・
プロセッサに適用した場合の一実施例が示されている。

図において、１は、演算される数（以下オペランドと称
する）を格納するデータＲＡＭ、２は所定の演算に使用
される係数等の入るデータＲＯＭで、データＲＡＭ１お
よびデータＲＯＭ２に格納されているオペランドや各種
係数は、マルチプレクサ３を介してデータレジスタ４ａ
、４ｂに供給され、このレジスタから乗算器５に供給さ
れる。

乗算器５での演算結果は乗算値レジスタ６に一旦保持さ
れ、加減、算機能を有する加算器７に供給されるように
されている。加算器７において算出された演算結果は、
−旦アキュームレータ９に保持されてから、データバス
１０を介して、上記データＲＡＭ１内に格納されるよう
になっている。

また、上記データバス１ｏは、入出力ポート１２を介し
て、外部装置との間でデータの入出力が可能にされてい
る。

さらに、上記アキュームレータ９とデー・りＲＡＭ１間
のデータの転送や乗算器５．加算器７等を所定の演算ア
ルゴリズムに従って動作させるためのマイクロプログラ
ムが格納されたインストラクションＲＯＭ１４が設けら
れている。インストラクションＲＯＭ１４は、プログラ
ムカウンタ１３によってマイクロ命令（制御後）の読出
しが行なわれる。読み出されたマイクロ命令はインスト
ラクション・レジスタ１５に保持され、コントロールロ
ジック１６に供給される。コントロールロジック１６は
マイクロ命令をデコードし、かつ適当なタイミングで各
種制御信号を形成して１乗算器６や加算器８等プロセッ
サ内の各部に供給してこれらをシーケンシャルに動作さ
せる。これによって所望のデータ処理が実行される。

この実施例では、加算器７とアキュームレータ９との間
にセレクタ８が設けられており、第２図のビット操作命
令が上記インストラクションＲＯＭから読み出されたと
きコントロールロジック１６からの制御信号によって切
り換えられ、ビット操作命令の位置指定部ＢＬによって
指定されたビットを、内容情報部ＤＴ内のビット内容に
置き換えるようにされている。

上記セレクタ８は例えば第３図に示すように、各ビット
に対応された切換えゲートＧ、〜Ｇ、で構成されており
、各切換えゲートＧ、〜Ｇ、の制御信号Ｃ０〜Ｃｎは、
コントロールロジック１６がビット操作命令の位置指定
部ＢＬの情報（３ビツト）をデコードすることにより形
成される。

一方、上記セレクタ８を構成する切換えゲート００〜Ｇ
７は２つの入力端子Ａ、Ｂを有し、そのうち一方の端子
Ａには加算器７からの演算結果がビット対応で、また他
方の入力端子Ｂには、命令レジスタ１５に保持されてい
るビット操作命令の内容情報部ＤＴのビット内容が共通
に供給されている。

これによって、ビット操作命令の位置指定部ＢＬが例え
ばビットＢｉを指定している場合、コントロールロジッ
ク１６からセレクタ８に対する制御信号Ｃ０〜Ｃ７のう
ちＣ４のみが異なるレベルにされゲートＧ１のみが入力
端子Ｂ側に切り換えられる。その結果、加算器７からの
データを構成するビットのうちＢ１が、強制的にビット
操作命令の指定するビット内容に置き換えられる。

このビット内容としては、予めｒｌＪまたはｒＯＪのい
ずれも指定することができる。あるいは、ビット内容を
「０」にする命令と「１」にする命令の２種類を用意し
ておいて、必要に応じていずれか一方を選択して使用す
るようにしてもよい。

なお、上記実施例ではデータおよび命令がともに８ビツ
トで構成されている場合を例にとって説明したが、８ビ
ツト以上の場合にも適用できるとともに、実施例のよう
なデジタルシグナルプロセッサではデータと命令のビッ
ト数が一致している必要はない。また、実施例では８ビ
ツトのデータのうち１ビツトを操作する場合について説
明したが、セレクタ８を構成する切換えゲートの入力端
子を３以上にし、かつビット操作命令の位置情報部ＢＬ
のビット数を増やして同時に２つ以上のビットをビット
内容に置き換えるようにすることも可能である。

さらに、上記実施例ではビットを入れ換えるためのセレ
クタ８を加算器７とアキュームレータ９との間に配置し
ているが、セレクタ８を設ける位置はそれに限定されず
１例えばアキュームレータ９とデータＲＡＭ１との間や
、加算器７の前段等に置くようにしてもよい。

以上説明したように上記実施例は、アキュームレータの
前段もしくは後段にセレクタを設けるとともに、ビット
操作命令であることを示すオペレーション指定部ＯＰと
操作対象となるビット位置を示す位置指定部ＢＬとビッ
ト内容を示す内容指定部ＤＴとからなる命令を用意し、
この命令が読み出された場合に、上記セレクタを切り換
えて、上記ビット内容をアキュームレータに供給させる
ように構成したので、対象となるデータをアキュームレ
ータヘロードすると同時に所望のビット処理結果が得ら
れるという作用により、ビット処理が短時間に実行され
るとともに、論理演算を行なう必要がないので操作対象
となるデータと演算されるデータが不必要となり、メモ
リの容量を減らすことができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
、加算器７とアキュームレータ９との間にビット内容を
入れ換えるためのセレクタ８を設けるとしたが、加算器
７からのデータをそのままアキュームレータ９へ伝える
経路と１ビツトずつ上位もしくは下位側へシフトして伝
達する経過とを有するゲート回路と上記実施例のセレク
タ８の機能とを組み合わせたような回路を設けるように
してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデジタルシグナルプ
ロセッサに適用した場合について説明したがこの発明は
それに限定されずマイクロプロセッサその他プログラム
制御方式のデータ処理装置一般に利用することができる
。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、この発明はプログラム制御方式のデータ処理
装置において、メモリ容量を増大させることなく、デー
タのビット操作を簡単に行なえるとともに、ビット処理
を短時間に行なえるようにすることができる。

【図面の簡単な説明】

第１図は本発明をデジタルシグナルプロセッサに適用し
た場合の一実施例を示すブロック図、第２図は本発明の
データ処理装置が具備すべきビット操作命令の構成例を
示す説明図、第３図はセレクタの具体例を示す回路構成
図である。 ７・・・・加算器、８・・・・セレクタ、９・・・・レ
ジスタ（アキュームレータ）、１５・・・・命令レジス
タ、ｏＰ・・・・オペレーション指定部、ＢＬ・・・・
位置指定部、ＤＴ・・・・内容指定部。 第１図

Claims (1)

1. 【特許請求の範囲】 １、プログラム制御方式のデータ処理装置において、処
   理された後のデータを保持するレジスタの前段もしくは
   後段に、データの一部を他のビット内容と入替え可能な
   切換え手段が設けられていることを特徴とするデータ処
   理装置。 ２、上記切換手段は、特定の命令が有する位置指定情報
   に基づいて内容を入れ換えるビットが指定されるように
   されいることを特徴とする請求項１記載のデータ処理装
   置。 ３、上記ビット内容は、特定の命令内に含まれているこ
   とを特徴とする請求項１または２記載のデータ処理装置
   。