JPS5843047A - 演算制御装置 - Google Patents
演算制御装置Info
- Publication number
- JPS5843047A JPS5843047A JP56140768A JP14076881A JPS5843047A JP S5843047 A JPS5843047 A JP S5843047A JP 56140768 A JP56140768 A JP 56140768A JP 14076881 A JP14076881 A JP 14076881A JP S5843047 A JPS5843047 A JP S5843047A
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- JP
- Japan
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- arithmetic
- digit
- counter
- circuit
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
仁の発明は、電子式卓上計算機に係り、特にに構成され
ていｚｏすなわち、キ・−が−”ド１１から入力された
演算信号は、加減算回路Ｊ２゛。
ていｚｏすなわち、キ・−が−”ド１１から入力された
演算信号は、加減算回路Ｊ２゛。
アドレスカウンタ１３．アレレスデコーダ１４をそれぞ
れ介してメインＲＯＭ Ｊ ５に供給される。
れ介してメインＲＯＭ Ｊ ５に供給される。
そして、この４インＲＯＭ、Ｊ５に予め記憶されて−る
制御プログラムと、゛上記加減算回路１２がら出力され
るキャリー信号Ｃ，によってカウントアツプされるアド
レス補助カウンタ１６のカウント値とによって、インス
トラクションデコーダ１１から各命令信号および各ダー
ト制御信号が出力される。上記各命令信号および各ｒ−
）制御信号によシ、アドレスレｙスタｘ１８．アドレス
レジスタＹ１９が制御されてＲＡＭ Ｊ Ｏ（Ｄ記憶位
置が決定され、上記演−信号が所定の位置に記憶される
。さらに、メイ、ンＲＯＭ Ｊ ５のプログラムにより
上記演算信号の処理判定が行なわれ、演算数は表示回路
２１を介しヰ表示器２２に表示される。次に１メインＲ
ＯＭ １６のゾログラムによｉ、ＲＡＭｊ６から演算数
を１桁ずつ加減算回路１２を介してアキ、−ム゛レータ
２Ｓに一時記憶し、゛被演算数を１桁ずつ加減算回路１
２を介して転送レジスタ２４に一時記憶して、加減算回
路ｆｊＫよシ演算を行なって、この演算値を各桁ごとＫ
ＲＡＭ ：Ｉ Ｏに記憶して行く。そして、演算の途
中で加減算回路１２からキャリー信号Ｃ，が出ると、ア
ドレス補助カウンタ１６のカウント値がカウントア、ｆ
し、−インストラクシ、ンデゴーダ１１が制御されて容
量このような構成におりて、’ＲＡＭ Ｊ ｏの全ての
ビットにつ−て演算を性懲うことは無駄であるので、演
算数の桁数を転送レー、７ｘター２４に一時記憶してお
き、記憶された桁数までで演算を停止インストラクシ、
ン終、７休演算値をＲＡＭに記憶してから・シ送Ｖ″′
夕２４に記憶した桁数を加減算回路１２によりｒｌＪず
つ減算して行き、「０」になり、た桁下演算を停止する
。
制御プログラムと、゛上記加減算回路１２がら出力され
るキャリー信号Ｃ，によってカウントアツプされるアド
レス補助カウンタ１６のカウント値とによって、インス
トラクションデコーダ１１から各命令信号および各ダー
ト制御信号が出力される。上記各命令信号および各ｒ−
）制御信号によシ、アドレスレｙスタｘ１８．アドレス
レジスタＹ１９が制御されてＲＡＭ Ｊ Ｏ（Ｄ記憶位
置が決定され、上記演−信号が所定の位置に記憶される
。さらに、メイ、ンＲＯＭ Ｊ ５のプログラムにより
上記演算信号の処理判定が行なわれ、演算数は表示回路
２１を介しヰ表示器２２に表示される。次に１メインＲ
ＯＭ １６のゾログラムによｉ、ＲＡＭｊ６から演算数
を１桁ずつ加減算回路１２を介してアキ、−ム゛レータ
２Ｓに一時記憶し、゛被演算数を１桁ずつ加減算回路１
２を介して転送レジスタ２４に一時記憶して、加減算回
路ｆｊＫよシ演算を行なって、この演算値を各桁ごとＫ
ＲＡＭ ：Ｉ Ｏに記憶して行く。そして、演算の途
中で加減算回路１２からキャリー信号Ｃ，が出ると、ア
ドレス補助カウンタ１６のカウント値がカウントア、ｆ
し、−インストラクシ、ンデゴーダ１１が制御されて容
量このような構成におりて、’ＲＡＭ Ｊ ｏの全ての
ビットにつ−て演算を性懲うことは無駄であるので、演
算数の桁数を転送レー、７ｘター２４に一時記憶してお
き、記憶された桁数までで演算を停止インストラクシ、
ン終、７休演算値をＲＡＭに記憶してから・シ送Ｖ″′
夕２４に記憶した桁数を加減算回路１２によりｒｌＪず
つ減算して行き、「０」になり、た桁下演算を停止する
。
したがって、入力された演算桁数に対応した桁までの演
算しか行なわ゛ないので、演算時間が短縮できる。しか
し、演−算した桁数の判定に加減算回路１２を使用する
ため、この桁数カウント時は演算が行なえず、特に桁数
が多い場合は大きな効果が得られな―。
算しか行なわ゛ないので、演算時間が短縮できる。しか
し、演−算した桁数の判定に加減算回路１２を使用する
ため、この桁数カウント時は演算が行なえず、特に桁数
が多い場合は大きな効果が得られな―。
九もので、その目的と子るところは、演算桁数が多くて
も十分に演算時間を短縮できる演算制御部装置を提供す
ることである。
も十分に演算時間を短縮できる演算制御部装置を提供す
ることである。
以下、この発明の一実施一につめて図面を参照して説明
する。
する。
第２図はその構成を示すもので、演算桁数をカウントす
るシリ七、ト可能なカウンタを設け、このカウンタに演
算桁数を設定して各桁の演算−にカウントしζ所定の桁
′で演算を停止するよものである。図にお一゛て、第１
９図と同一部は同じ符号を付してその説明は省略する。
るシリ七、ト可能なカウンタを設け、このカウンタに演
算桁数を設定して各桁の演算−にカウントしζ所定の桁
′で演算を停止するよものである。図にお一゛て、第１
９図と同一部は同じ符号を付してその説明は省略する。
すなわち、メインＢＯＭ Ｊ ｊに供給された演算信号
によプ演算桁数制御回路２５内のカフで夕に桁数が設定
さた、各桁の、演算毎にカウントダウンあるーはカウン
トア、！して行き、設定され九桁までの演算終了後、ア
ドレスカウンタＩＳおよびアドレス補助カウンタ１６が
制御され、メインＲＯＭ Ｊ ＃ 、インスドラクシ、
ンデコーダ１１が制御されて次のインストックシ、Ｗン
に移るようにして成る。
によプ演算桁数制御回路２５内のカフで夕に桁数が設定
さた、各桁の、演算毎にカウントダウンあるーはカウン
トア、！して行き、設定され九桁までの演算終了後、ア
ドレスカウンタＩＳおよびアドレス補助カウンタ１６が
制御され、メインＲＯＭ Ｊ ＃ 、インスドラクシ、
ンデコーダ１１が制御されて次のインストックシ、Ｗン
に移るようにして成る。
上記のような構成におｉｙ１メインＲＯＭ Ｊ Ｂのデ
ータをＡＹ、〜ムｙｔｔ番地へ収納するインストック′
シ、ンについて説明する。アドレス補助カウンタ１６０
カウント値が「０」の時、メインる。次に補助カウンタ
１６がｒｌＪになると、ＲＡＭ ｊ Ｏのセルアドレス
を１桁カウントア・ツオ（ｙ＋ｉ）する。アドレス補助
カウンタ１６が「２」にな・ると、演算桁数制御回路２
６を１桁カウントアッ７’（ｔｎ＋１）する。ζζで初
期値ｍは演算桁数の補数のデータである。アドレス補助
カウンタ１６が「３」Ｋなると、演算・桁数制御回路２
５の桁上げ信号が出なゆれば１、アドレス補助カウンタ
１６がリセットされて上述した動作を各桁毎に順次繰シ
返す。そして、桁上げ信号が発生すると次のインストラ
クションの実行に、移る。 ′ − こ□のよう・な構成によれば、各桁毎の演算値をＲＡＭ
Ｊ Ｉ） Ｋ記憶しながら演算桁数をカウントアｗ！
できるため、演算桁数が増えても１インストックシ、ン
で処理できる。したがりて、メインＲＯＭ Ｊ ５のグ
ログツムのステ、ｆ数が減少できる。また、演算桁数制
御回路２５はｌインストックシ、ンで制御される午め、
メインＲＯＭ１５の次のアドレスを決定するためのプリ
デャーゾ時間が十分に取れるので、ｌインストラクシ、
ンの構成されているアドレス補助カウンタ１６のビット
数を少なくすることもでき、些較ＲＯＭ Ｊ ｌの処理
速度が遅いものでも、演算速度を速くすることができす
る。。
ータをＡＹ、〜ムｙｔｔ番地へ収納するインストック′
シ、ンについて説明する。アドレス補助カウンタ１６０
カウント値が「０」の時、メインる。次に補助カウンタ
１６がｒｌＪになると、ＲＡＭ ｊ Ｏのセルアドレス
を１桁カウントア・ツオ（ｙ＋ｉ）する。アドレス補助
カウンタ１６が「２」にな・ると、演算桁数制御回路２
６を１桁カウントアッ７’（ｔｎ＋１）する。ζζで初
期値ｍは演算桁数の補数のデータである。アドレス補助
カウンタ１６が「３」Ｋなると、演算・桁数制御回路２
５の桁上げ信号が出なゆれば１、アドレス補助カウンタ
１６がリセットされて上述した動作を各桁毎に順次繰シ
返す。そして、桁上げ信号が発生すると次のインストラ
クションの実行に、移る。 ′ − こ□のよう・な構成によれば、各桁毎の演算値をＲＡＭ
Ｊ Ｉ） Ｋ記憶しながら演算桁数をカウントアｗ！
できるため、演算桁数が増えても１インストックシ、ン
で処理できる。したがりて、メインＲＯＭ Ｊ ５のグ
ログツムのステ、ｆ数が減少できる。また、演算桁数制
御回路２５はｌインストックシ、ンで制御される午め、
メインＲＯＭ１５の次のアドレスを決定するためのプリ
デャーゾ時間が十分に取れるので、ｌインストラクシ、
ンの構成されているアドレス補助カウンタ１６のビット
数を少なくすることもでき、些較ＲＯＭ Ｊ ｌの処理
速度が遅いものでも、演算速度を速くすることができす
る。。
第３図は、上記演算桁数制御回路２Ｊの具体ので、イン
ストラシシ、ン デクーダ１１から出力されるプリセット信号ｍを、°イ
ンバー１回路５１１ｍ：ＩＦ、１１ｔ、２９セよびアン
ド回路Ｓ０から成シ、最初の桁を演算させる前にメイン
ＲＱＭ Ｊ ｊのデータ７を１回だけプリセットさせる
グリセ２．！タイミング回路１１を介してＲＯＭデータ
セレクト回路３２に供給する。このＲＯＭデータ竜レク
し９回路１１２は、上記！リセットタイミング回路３１
の出力と、メインＲＯＭ Ｊ ５の出力との論理積を出
力するアンド回路ｊｊａ〜ＳＳａから成）、この各出力
は演算桁数制御カウンタ回路３４を構成するカウンタＳ
５のプリセット信号としている。〜この演、算術数制御
カウンタ回路Ｓ４は、カウントアツプ信号ｍ ＋ １が
１ビツトのシフ町レジスタ３６およびインバー′夕回路
３ｔを介して供給され゛ておシ、カウンタ３５からキャ
リー信号Ｃａが出力されると、インバータ回路３８を介
してアドレス補助カウンタ１６をクリアするためのア□
ンド回路１ｇの一方の入力端に供給されるととも
に、インバータ回路４０を介してキャリー判定用のオア
回路４１の一方の入力端に供給される。上記アドレス補
助カウンタ１６のクリア世のアンド回路Ｓ９の他方の入
力端には、カウントアツプ信号ｍ ＋ １がシフトレ、
ジスタ３６．インバータ回路ン２を介して供給・されて
いる。、ま。
ストラシシ、ン デクーダ１１から出力されるプリセット信号ｍを、°イ
ンバー１回路５１１ｍ：ＩＦ、１１ｔ、２９セよびアン
ド回路Ｓ０から成シ、最初の桁を演算させる前にメイン
ＲＱＭ Ｊ ｊのデータ７を１回だけプリセットさせる
グリセ２．！タイミング回路１１を介してＲＯＭデータ
セレクト回路３２に供給する。このＲＯＭデータ竜レク
し９回路１１２は、上記！リセットタイミング回路３１
の出力と、メインＲＯＭ Ｊ ５の出力との論理積を出
力するアンド回路ｊｊａ〜ＳＳａから成）、この各出力
は演算桁数制御カウンタ回路３４を構成するカウンタＳ
５のプリセット信号としている。〜この演、算術数制御
カウンタ回路Ｓ４は、カウントアツプ信号ｍ ＋ １が
１ビツトのシフ町レジスタ３６およびインバー′夕回路
３ｔを介して供給され゛ておシ、カウンタ３５からキャ
リー信号Ｃａが出力されると、インバータ回路３８を介
してアドレス補助カウンタ１６をクリアするためのア□
ンド回路１ｇの一方の入力端に供給されるととも
に、インバータ回路４０を介してキャリー判定用のオア
回路４１の一方の入力端に供給される。上記アドレス補
助カウンタ１６のクリア世のアンド回路Ｓ９の他方の入
力端には、カウントアツプ信号ｍ ＋ １がシフトレ、
ジスタ３６．インバータ回路ン２を介して供給・されて
いる。、ま。
た、上記キャリー判定用のオア回路４１の他方の入力端
には、前記インバータ回姑４″２の出力゛にして演算桁
数制御回路２５が構成される。
には、前記インバータ回姑４″２の出力゛にして演算桁
数制御回路２５が構成される。
さらに１上記中ヤリ−判定用のオア回路４１の出力とイ
ンストック”シーンデコーダ１１からインバータ回路４
４．４５を介して供給されるリターン信号Ｒ＊ｔｔＩｒ
ｎ 、、およびアドレス補助カウンタ１６のプリセット
信号との論理積演算を行なうアンド回路４６の出力がイ
ンバータ回路４１を介してアドレスカウンタＩＩＫ供給
される。上記アドレス−補助カウンタ１６のプリセット
信号は、加減算回路１２から出力されるキャリー信号Ｃ
ａをイン／４−夕回路４８．４９を介してアンド回路５
０の一端に、インストックシ、ンデコーダ１１のキャリ
ーテ、ツク信号Ｃ４ｓｈ＠ｃｋをイン／４−１．回路５
１を介してアンド回路５０の他端に供給してそめ論理積
を取ったものである。また、上記アドレス補助カウンタ
１６は、演算桁数制御回路２←１のカウンタｓ５のプリ
セット信号、アンド回路１９．４６の出力論理和！出力
するオア回路５２によ−てクリアされ・そのカウント値
はインス“トラクシ、ンデコーダ１１へ供給されるよう
に構成されている。
ンストック”シーンデコーダ１１からインバータ回路４
４．４５を介して供給されるリターン信号Ｒ＊ｔｔＩｒ
ｎ 、、およびアドレス補助カウンタ１６のプリセット
信号との論理積演算を行なうアンド回路４６の出力がイ
ンバータ回路４１を介してアドレスカウンタＩＩＫ供給
される。上記アドレス−補助カウンタ１６のプリセット
信号は、加減算回路１２から出力されるキャリー信号Ｃ
ａをイン／４−夕回路４８．４９を介してアンド回路５
０の一端に、インストックシ、ンデコーダ１１のキャリ
ーテ、ツク信号Ｃ４ｓｈ＠ｃｋをイン／４−１．回路５
１を介してアンド回路５０の他端に供給してそめ論理積
を取ったものである。また、上記アドレス補助カウンタ
１６は、演算桁数制御回路２←１のカウンタｓ５のプリ
セット信号、アンド回路１９．４６の出力論理和！出力
するオア回路５２によ−てクリアされ・そのカウント値
はインス“トラクシ、ンデコーダ１１へ供給されるよう
に構成されている。
第４図に上記第３図の回路における各イン／’？−タ回
路を制御する信号φｌ 、φ３のタイよンダ誉ヤードを
示す。
路を制御する信号φｌ 、φ３のタイよンダ誉ヤードを
示す。
以上説明したようにこの発明によれば、演算桁数をカウ
ントする丸めのプリセット可能なカウンタを設け１．こ
のカウンタに演算桁数を設定して各桁毎にカウントシ、
・演算桁数に対応し九所定の桁で演算を停止し、次のイ
ンストックシ曹ンに移るように構成し庭ので、演算時間
が短縮できる演算制御装置が得られる。
ントする丸めのプリセット可能なカウンタを設け１．こ
のカウンタに演算桁数を設定して各桁毎にカウントシ、
・演算桁数に対応し九所定の桁で演算を停止し、次のイ
ンストックシ曹ンに移るように構成し庭ので、演算時間
が短縮できる演算制御装置が得られる。
第１図は従来の電子式卓上計算機の構成を示すプロ、り
図、第２図はこの発明の一実施例に係る電子式卓上計算
機の構成を示大ブロッ□り図、−第３図は上７記第２図
の回路、における演算桁数制御回路の具体的な構成例を
示す回路図、第４図ｉ上記第３図の回路の制御信号のタ
イミングチャートである。 １３・・・アドレスカウンタ、１ｇ−・アドレス補演算
１桁数制御、カニン趨路、ｊ５−・・力吟夕。
図、第２図はこの発明の一実施例に係る電子式卓上計算
機の構成を示大ブロッ□り図、−第３図は上７記第２図
の回路、における演算桁数制御回路の具体的な構成例を
示す回路図、第４図ｉ上記第３図の回路の制御信号のタ
イミングチャートである。 １３・・・アドレスカウンタ、１ｇ−・アドレス補演算
１桁数制御、カニン趨路、ｊ５−・・力吟夕。
Claims (1)
- 【特許請求の範囲】 アドレスカウンタとアドレス補助カウンタを有するマイ
クロゾロメラム方式の演算装置において、演算桁数をカ
ウントするためのデリセ。 ト可能なカウンノ、を儂え、入力された凛其畝の演算桁
数に応じて演算処理を行なうように構成したことを特徴
とする輌算制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140768A JPS5843047A (ja) | 1981-09-07 | 1981-09-07 | 演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56140768A JPS5843047A (ja) | 1981-09-07 | 1981-09-07 | 演算制御装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164557A Division JPH03218517A (ja) | 1990-06-22 | 1990-06-22 | 演算制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843047A true JPS5843047A (ja) | 1983-03-12 |
| JPH0456349B2 JPH0456349B2 (ja) | 1992-09-08 |
Family
ID=15276290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140768A Granted JPS5843047A (ja) | 1981-09-07 | 1981-09-07 | 演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218517A (ja) * | 1990-06-22 | 1991-09-26 | Toshiba Corp | 演算制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121541A (en) * | 1979-03-10 | 1980-09-18 | Casio Comput Co Ltd | Arithmetic unit |
-
1981
- 1981-09-07 JP JP56140768A patent/JPS5843047A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121541A (en) * | 1979-03-10 | 1980-09-18 | Casio Comput Co Ltd | Arithmetic unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218517A (ja) * | 1990-06-22 | 1991-09-26 | Toshiba Corp | 演算制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456349B2 (ja) | 1992-09-08 |
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