JP2000284961A - 演算処理装置 - Google Patents
演算処理装置Info
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Abstract
(57)【要約】
【課題】 小さい命令コードサイズで高速に即値アドレ
ッシングモードを使用した演算処理あるいはデータ転送
の繰り返しを行うことが可能になる演算処理装置を提供
する。 【解決手段】 命令コードを格納する命令メモリ１０を
有する演算処理装置において、命令メモリ１０から読み
出された命令コードがオペレーションコードであるかア
ドレスコードであるかを検出するコード検出手段１６
と、コード検出手段１６により検出されたオペレーショ
ンコードを記憶しておくためのオペレーションコードレ
ジスタ１７とを備え、命令コードがオペレーションコー
ドであると検出されれば該オペレーションコードをオペ
レーションコードレジスタ１７に記憶しておき、アドレ
スコードであれば該アドレスコードから抽出されたアド
レスの示すデータ格納部上のデータを使用して前記オペ
レーションコードレジスタ１７に記憶されているオペレ
ーションコードで指定された演算を行う。
ッシングモードを使用した演算処理あるいはデータ転送
の繰り返しを行うことが可能になる演算処理装置を提供
する。 【解決手段】 命令コードを格納する命令メモリ１０を
有する演算処理装置において、命令メモリ１０から読み
出された命令コードがオペレーションコードであるかア
ドレスコードであるかを検出するコード検出手段１６
と、コード検出手段１６により検出されたオペレーショ
ンコードを記憶しておくためのオペレーションコードレ
ジスタ１７とを備え、命令コードがオペレーションコー
ドであると検出されれば該オペレーションコードをオペ
レーションコードレジスタ１７に記憶しておき、アドレ
スコードであれば該アドレスコードから抽出されたアド
レスの示すデータ格納部上のデータを使用して前記オペ
レーションコードレジスタ１７に記憶されているオペレ
ーションコードで指定された演算を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ、デジタルシグナルプロセッサ等の演算処理装置に関
するものであり、特に即値アドレスによりデータ格納部
上のデータにアクセスする即値アドレッシングモードを
有する命令セットを備えた演算処理装置に関するもので
ある。
サ、デジタルシグナルプロセッサ等の演算処理装置に関
するものであり、特に即値アドレスによりデータ格納部
上のデータにアクセスする即値アドレッシングモードを
有する命令セットを備えた演算処理装置に関するもので
ある。
【０００２】
【従来の技術】従来、即値アドレッシングモードを有す
る命令セットを備えた演算処理装置において、使用され
る命令セットは図９（ａ）に示すようなものであった。
すなわち、従来の命令セットは、演算操作の種類を表す
オペレーションコード部と、演算操作に使用されるデー
タレジスタのアドレスやデータメモリの即値アドレスを
備えるアドレスコード部とから構成される。ここで、オ
ペレーションコード部は命令メモリのアドレスPCに、ア
ドレスコード部は命令メモリのアドレスPC+1に格納され
る。
る命令セットを備えた演算処理装置において、使用され
る命令セットは図９（ａ）に示すようなものであった。
すなわち、従来の命令セットは、演算操作の種類を表す
オペレーションコード部と、演算操作に使用されるデー
タレジスタのアドレスやデータメモリの即値アドレスを
備えるアドレスコード部とから構成される。ここで、オ
ペレーションコード部は命令メモリのアドレスPCに、ア
ドレスコード部は命令メモリのアドレスPC+1に格納され
る。
【０００３】図９（ｂ）は即値アドレッシングを使用し
た加算操作を２回繰り返すプログラム例である。図９
（ｃ）は図９（ｂ）で示したプログラム例を実際に命令
メモリ上に配置して実行した場合の命令コードのバイト
数と実行サイクル数とを示している。命令メモリのアド
レスPCには、一つ目の加算命令のオペレーションコード
部が格納され、アドレスPC+1に一つ目の加算命令が使用
するデータレジスタのアドレスとデータメモリの即値ア
ドレスを備えたアドレスコード部とが格納されている。
同様に二つ目の加算命令のオペレーションコード部が命
令メモリのアドレスPC+2に、アドレスコード部がアドレ
スPC+3に格納されている。これらの命令コード全体での
コードサイズは４バイトとなる。
た加算操作を２回繰り返すプログラム例である。図９
（ｃ）は図９（ｂ）で示したプログラム例を実際に命令
メモリ上に配置して実行した場合の命令コードのバイト
数と実行サイクル数とを示している。命令メモリのアド
レスPCには、一つ目の加算命令のオペレーションコード
部が格納され、アドレスPC+1に一つ目の加算命令が使用
するデータレジスタのアドレスとデータメモリの即値ア
ドレスを備えたアドレスコード部とが格納されている。
同様に二つ目の加算命令のオペレーションコード部が命
令メモリのアドレスPC+2に、アドレスコード部がアドレ
スPC+3に格納されている。これらの命令コード全体での
コードサイズは４バイトとなる。
【０００４】これを実際に実行する場合、命令メモリの
各アドレスのデータを読み出すのにそれぞれ１サイクル
かかると仮定して合計４サイクルの実行サイクルが必要
となる。すなわち、従来の命令セットでは即値アドレッ
シングを使用した加算命令を２回繰り返すためには、命
令メモリのコードサイズが４バイト、実行サイクル数が
４サイクル必要となるのである。
各アドレスのデータを読み出すのにそれぞれ１サイクル
かかると仮定して合計４サイクルの実行サイクルが必要
となる。すなわち、従来の命令セットでは即値アドレッ
シングを使用した加算命令を２回繰り返すためには、命
令メモリのコードサイズが４バイト、実行サイクル数が
４サイクル必要となるのである。
【０００５】
【発明が解決しようとする課題】ところが、上述のよう
な構成の演算処理装置にあっては、即値アドレッシング
モードを用いた加算を２回繰り返して実行する場合、そ
れぞれの繰り返し毎に対応するオペレーションコードが
必要になるため、命令コードサイズが大きくなるという
問題点を有していた。また、繰り返し毎にオペレーショ
ンコードを命令メモリから読み出さなくてはならないた
め、実行サイクル数が大きくなるという問題点を有して
いた。
な構成の演算処理装置にあっては、即値アドレッシング
モードを用いた加算を２回繰り返して実行する場合、そ
れぞれの繰り返し毎に対応するオペレーションコードが
必要になるため、命令コードサイズが大きくなるという
問題点を有していた。また、繰り返し毎にオペレーショ
ンコードを命令メモリから読み出さなくてはならないた
め、実行サイクル数が大きくなるという問題点を有して
いた。
【０００６】本発明は、上記の問題点に鑑みて成された
ものであり、その目的とするところは、小さい命令コー
ドサイズで高速に即値アドレッシングモードを使用した
演算処理あるいはデータ転送の繰り返しを行うことが可
能になる演算処理装置を提供することにある。
ものであり、その目的とするところは、小さい命令コー
ドサイズで高速に即値アドレッシングモードを使用した
演算処理あるいはデータ転送の繰り返しを行うことが可
能になる演算処理装置を提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
命令コードを格納する命令メモリと、命令コードの読み
出しを制御するプログラム制御器と、演算処理を行う演
算処理回路と、データを格納するデータ格納部と、読み
出された命令コードを解析して前記演算処理回路に対す
る制御信号を生成する命令デコード回路とを有する演算
処理装置において、命令メモリから読み出された命令コ
ードが演算操作の種類を表すオペレーションコードであ
るか演算に使用されるデータのアドレスを指定するアド
レスコードであるかを検出するコード検出手段と、コー
ド検出手段により検出されたオペレーションコードを記
憶しておくためのオペレーションコードレジスタとを備
え、命令コードがオペレーションコードであると検出さ
れれば該オペレーションコードをオペレーションコード
レジスタに記憶しておき、アドレスコードであれば該ア
ドレスコードから抽出されたアドレスの示すデータ格納
部上のデータを使用して前記オペレーションコードレジ
スタに記憶されているオペレーションコードで指定され
た演算を行うことを特徴とするものである。
命令コードを格納する命令メモリと、命令コードの読み
出しを制御するプログラム制御器と、演算処理を行う演
算処理回路と、データを格納するデータ格納部と、読み
出された命令コードを解析して前記演算処理回路に対す
る制御信号を生成する命令デコード回路とを有する演算
処理装置において、命令メモリから読み出された命令コ
ードが演算操作の種類を表すオペレーションコードであ
るか演算に使用されるデータのアドレスを指定するアド
レスコードであるかを検出するコード検出手段と、コー
ド検出手段により検出されたオペレーションコードを記
憶しておくためのオペレーションコードレジスタとを備
え、命令コードがオペレーションコードであると検出さ
れれば該オペレーションコードをオペレーションコード
レジスタに記憶しておき、アドレスコードであれば該ア
ドレスコードから抽出されたアドレスの示すデータ格納
部上のデータを使用して前記オペレーションコードレジ
スタに記憶されているオペレーションコードで指定され
た演算を行うことを特徴とするものである。
【０００８】請求項２記載の発明は、命令コードを格納
する命令メモリと、命令コードの読み出しを制御するプ
ログラム制御器と、演算処理を行う演算処理回路と、デ
ータを格納するデータ格納部と、読み出された命令コー
ドを解析して前記演算処理回路に対する制御信号を生成
する命令デコード回路とを有する演算処理装置におい
て、演算操作の繰り返し回数を命令コードから抽出して
記憶し演算操作の実行回数を制御する演算回数制御手段
と、演算操作の種類を表すオペレーションコードを命令
コードから抽出して記憶するオペレーションコードレジ
スタとを備え、前記演算回数制御手段によって制御され
る演算実行回数が規定の繰り返し回数に満たない間は読
み出された命令コードをアドレスコードと見なして該ア
ドレスコードから抽出されたアドレスの示すデータ格納
部上のデータを使用して前記オペレーションコードレジ
スタに記憶されているオペレーションコードで指定され
た演算を実行し、前記演算回路手段によって制御される
演算実行回数が規定の繰り返し回数に達したときはその
直後に読み出された命令コードをオペレーションコード
と見なして該オペレーションコードからオペレーション
コードと演算操作の繰り返し回数を新たに抽出してオペ
レーションコードレジスタ及び演算回数制御手段のデー
タを更新することを特徴とするものである。
する命令メモリと、命令コードの読み出しを制御するプ
ログラム制御器と、演算処理を行う演算処理回路と、デ
ータを格納するデータ格納部と、読み出された命令コー
ドを解析して前記演算処理回路に対する制御信号を生成
する命令デコード回路とを有する演算処理装置におい
て、演算操作の繰り返し回数を命令コードから抽出して
記憶し演算操作の実行回数を制御する演算回数制御手段
と、演算操作の種類を表すオペレーションコードを命令
コードから抽出して記憶するオペレーションコードレジ
スタとを備え、前記演算回数制御手段によって制御され
る演算実行回数が規定の繰り返し回数に満たない間は読
み出された命令コードをアドレスコードと見なして該ア
ドレスコードから抽出されたアドレスの示すデータ格納
部上のデータを使用して前記オペレーションコードレジ
スタに記憶されているオペレーションコードで指定され
た演算を実行し、前記演算回路手段によって制御される
演算実行回数が規定の繰り返し回数に達したときはその
直後に読み出された命令コードをオペレーションコード
と見なして該オペレーションコードからオペレーション
コードと演算操作の繰り返し回数を新たに抽出してオペ
レーションコードレジスタ及び演算回数制御手段のデー
タを更新することを特徴とするものである。
【０００９】
【発明の実施の形態】以下、本発明の第１の実施の形態
に係る演算処理装置について図１乃至図４に基づき、第
２の実施の形態に係る演算処理装置について図５乃至図
８に基づき詳細に説明する。
に係る演算処理装置について図１乃至図４に基づき、第
２の実施の形態に係る演算処理装置について図５乃至図
８に基づき詳細に説明する。
【００１０】［第１の実施の形態］本実施の形態に係る
演算処理装置は、図１に示すように、命令メモリ１０
と、プログラム制御器１１と、演算処理回路１２と、デ
ータ格納部に相当するデータメモリ１３及びデータレジ
スタ１４と、命令デコード回路１５と、コード検出手段
１６と、オペレーションコードレジスタ１７とを備え
る。
演算処理装置は、図１に示すように、命令メモリ１０
と、プログラム制御器１１と、演算処理回路１２と、デ
ータ格納部に相当するデータメモリ１３及びデータレジ
スタ１４と、命令デコード回路１５と、コード検出手段
１６と、オペレーションコードレジスタ１７とを備え
る。
【００１１】命令メモリ１０は命令コードを格納してお
り、プログラム制御器１１によって命令コードの読み出
しの制御を行う。命令メモリ１０から読み出された命令
コードは、コード検出手段１６によりコード検出符号を
用いてオペレーションコードであるかアドレスコードで
あるかの検出が行われる。
り、プログラム制御器１１によって命令コードの読み出
しの制御を行う。命令メモリ１０から読み出された命令
コードは、コード検出手段１６によりコード検出符号を
用いてオペレーションコードであるかアドレスコードで
あるかの検出が行われる。
【００１２】コード検出手段１６によって命令コードが
オペレーションコードであると検出された場合、コード
検出手段１６は命令コードからオペレーションコードを
抽出し、オペレーションコードレジスタ制御信号ととも
にオペレーションコードレジスタ１７に送出する。オペ
レーションコードレジスタ１７はこのオペレーションコ
ード及びオペレーションコードレジスタ制御信号を受信
することにより記憶しているオペレーションコードデー
タを更新する。
オペレーションコードであると検出された場合、コード
検出手段１６は命令コードからオペレーションコードを
抽出し、オペレーションコードレジスタ制御信号ととも
にオペレーションコードレジスタ１７に送出する。オペ
レーションコードレジスタ１７はこのオペレーションコ
ード及びオペレーションコードレジスタ制御信号を受信
することにより記憶しているオペレーションコードデー
タを更新する。
【００１３】コード検出手段１６によって命令コードが
アドレスコードであると検出された場合、コード検出手
段１６は命令コードからアドレスデータを抽出し、命令
デコード回路制御信号とともに命令デコード回路１５に
出力する。命令デコード回路１５は、コード検出手段１
６から送られてきた命令デコード回路制御信号を受信す
ると、オペレーションコードレジスタ１７に記憶されて
いたオペレーションコードとコード検出手段１６から受
信したアドレスコードとを使用して命令の解析を行い、
演算処理回路１２への演算制御信号とデータメモリ１３
及びデータレジスタ１４へのアドレスとを生成出力す
る。データメモリ１３及びデータレジスタ１４は、命令
デコード回路１５から受信したアドレスを用いて演算処
理回路１２が使用するデータをバス１８に出力する。演
算処理回路１２は、命令デコード回路１５から受信した
演算制御信号にしたがってバス１８上のデータを使用し
て演算処理を行い、結果をデータレジスタ１４に出力す
る。
アドレスコードであると検出された場合、コード検出手
段１６は命令コードからアドレスデータを抽出し、命令
デコード回路制御信号とともに命令デコード回路１５に
出力する。命令デコード回路１５は、コード検出手段１
６から送られてきた命令デコード回路制御信号を受信す
ると、オペレーションコードレジスタ１７に記憶されて
いたオペレーションコードとコード検出手段１６から受
信したアドレスコードとを使用して命令の解析を行い、
演算処理回路１２への演算制御信号とデータメモリ１３
及びデータレジスタ１４へのアドレスとを生成出力す
る。データメモリ１３及びデータレジスタ１４は、命令
デコード回路１５から受信したアドレスを用いて演算処
理回路１２が使用するデータをバス１８に出力する。演
算処理回路１２は、命令デコード回路１５から受信した
演算制御信号にしたがってバス１８上のデータを使用し
て演算処理を行い、結果をデータレジスタ１４に出力す
る。
【００１４】以上のように演算処理装置を構成すること
によって、同一のオペレーションコードで示される演算
処理を繰り返す間は、新たにオペレーションコードを命
令メモリ１０から読み出す必要がなくなるため、オペレ
ーションコードとアドレスコードとをともに１バイトと
仮定して即値アドレッシングを使用した加算操作を２回
繰り返す場合の例を考えると、図２に示すように、図９
に示したものと比較して命令コードのコードサイズと命
令の実行サイクル数を削減することが可能になる。これ
により、この演算処理装置を実現する場合のチップ面積
を低減することが可能になるとともに、処理を高速化す
ることが可能になるという効果を奏する。
によって、同一のオペレーションコードで示される演算
処理を繰り返す間は、新たにオペレーションコードを命
令メモリ１０から読み出す必要がなくなるため、オペレ
ーションコードとアドレスコードとをともに１バイトと
仮定して即値アドレッシングを使用した加算操作を２回
繰り返す場合の例を考えると、図２に示すように、図９
に示したものと比較して命令コードのコードサイズと命
令の実行サイクル数を削減することが可能になる。これ
により、この演算処理装置を実現する場合のチップ面積
を低減することが可能になるとともに、処理を高速化す
ることが可能になるという効果を奏する。
【００１５】さらに図３に示す演算処理装置を用いて詳
細に説明する。命令メモリ１０に格納される命令コード
は１バイトすなわち８ビットであり、最下位の１ビット
を用いて命令コードがオペレーションコードであるかア
ドレスコードであるかを検出するようになっている。し
たがって図３に示す演算処理装置にあっては、コード検
出手段１６としてインバータを使用することで、それ以
外に特別なハードウェアを必要とすることなく簡易にコ
ード検出手段１６を構成することが可能になっている。
細に説明する。命令メモリ１０に格納される命令コード
は１バイトすなわち８ビットであり、最下位の１ビット
を用いて命令コードがオペレーションコードであるかア
ドレスコードであるかを検出するようになっている。し
たがって図３に示す演算処理装置にあっては、コード検
出手段１６としてインバータを使用することで、それ以
外に特別なハードウェアを必要とすることなく簡易にコ
ード検出手段１６を構成することが可能になっている。
【００１６】命令コードの最下位ビットが１であればそ
の命令コードは新たなオペレーションコードであるとみ
なされ、逆に命令コードの最下位ビットが０であればそ
の命令コードはアドレスコードであるとみなされるとと
もに前回のオペレーションコードが保持されるようにな
っている。この命令コードの最下位ビットがそのままオ
ペレーションコードレジスタ制御信号としてオペレーシ
ョンコードレジスタ１７に入力され、インバータにより
反転されて命令デコード回路制御信号として命令デコー
ド回路１５に入力されることにより、オペレーションコ
ードレジスタ１７と命令デコード回路１５が排他的に制
御されることになる。ここでは命令コードの最上位側７
ビットが抽出されたオペレーションコードあるいはアド
レスコードとなる。
の命令コードは新たなオペレーションコードであるとみ
なされ、逆に命令コードの最下位ビットが０であればそ
の命令コードはアドレスコードであるとみなされるとと
もに前回のオペレーションコードが保持されるようにな
っている。この命令コードの最下位ビットがそのままオ
ペレーションコードレジスタ制御信号としてオペレーシ
ョンコードレジスタ１７に入力され、インバータにより
反転されて命令デコード回路制御信号として命令デコー
ド回路１５に入力されることにより、オペレーションコ
ードレジスタ１７と命令デコード回路１５が排他的に制
御されることになる。ここでは命令コードの最上位側７
ビットが抽出されたオペレーションコードあるいはアド
レスコードとなる。
【００１７】命令コードがオペレーションコードである
と検出された場合は、命令コードの最上位側７ビットが
オペレーションコードとしてオペレーションコードレジ
スタ１７に記憶される。命令コードがアドレスコードで
あると検出された場合は、命令デコード回路１５は、オ
ペレーションコードレジスタ１７に記憶されていたオペ
レーションコードと命令コードの最上位側７ビットのア
ドレスコードを使用して命令の解析を行い、演算処理回
路１２の演算制御信号と、データメモリ１３及びデータ
レジスタ１４へのアドレスを生成して出力する。
と検出された場合は、命令コードの最上位側７ビットが
オペレーションコードとしてオペレーションコードレジ
スタ１７に記憶される。命令コードがアドレスコードで
あると検出された場合は、命令デコード回路１５は、オ
ペレーションコードレジスタ１７に記憶されていたオペ
レーションコードと命令コードの最上位側７ビットのア
ドレスコードを使用して命令の解析を行い、演算処理回
路１２の演算制御信号と、データメモリ１３及びデータ
レジスタ１４へのアドレスを生成して出力する。
【００１８】ここで、データメモリ１３へのアドレスは
アドレスコードの最下位６ビットとし、データレジスタ
１４へのアドレスはアドレスコードの最上位側１ビット
としている。データメモリ１３及びデータレジスタ１４
はこれらのアドレスを用いて演算処理回路１２が使用す
るデータをバス１８に出力する。演算処理回路１２は、
命令デコード回路１５から受信した演算制御信号にした
がってバス１８上にデータを使用して演算処理を行い、
結果をデータレジスタ１４に出力する。
アドレスコードの最下位６ビットとし、データレジスタ
１４へのアドレスはアドレスコードの最上位側１ビット
としている。データメモリ１３及びデータレジスタ１４
はこれらのアドレスを用いて演算処理回路１２が使用す
るデータをバス１８に出力する。演算処理回路１２は、
命令デコード回路１５から受信した演算制御信号にした
がってバス１８上にデータを使用して演算処理を行い、
結果をデータレジスタ１４に出力する。
【００１９】以上のように、本実施の形態の演算処理装
置にあっては、即値アドレッシングを使用した加算操作
を２回繰り返す場合の例を考えると、図４に示すよう
に、図９に示したものと比較して命令コードのコードサ
イズと命令の実行サイクル数が削減されるのである。
置にあっては、即値アドレッシングを使用した加算操作
を２回繰り返す場合の例を考えると、図４に示すよう
に、図９に示したものと比較して命令コードのコードサ
イズと命令の実行サイクル数が削減されるのである。
【００２０】なお、本実施の形態にあっては、データ格
納部としてデータメモリ１３及びデータレジスタ１４の
２つを備えるものを示したが必ずしも２つ備える必要は
ないが、多くのデータを高速に処理するためには、デー
タメモリ１３及びデータレジスタ１４の２つを備えそれ
ぞれの特性を活かしたデータ処理を行うことが望まし
い。
納部としてデータメモリ１３及びデータレジスタ１４の
２つを備えるものを示したが必ずしも２つ備える必要は
ないが、多くのデータを高速に処理するためには、デー
タメモリ１３及びデータレジスタ１４の２つを備えそれ
ぞれの特性を活かしたデータ処理を行うことが望まし
い。
【００２１】［第２の実施の形態］本実施の形態に係る
演算処理装置は、図５に示すように、命令メモリ２０
と、プログラム制御器２１と、演算処理回路２２と、デ
ータ格納部に相当するデータメモリ２３及びデータレジ
スタ２４と、命令デコード回路２５と、演算回数制御手
段２６と、オペレーションコードレジスタ２７とを備え
る。
演算処理装置は、図５に示すように、命令メモリ２０
と、プログラム制御器２１と、演算処理回路２２と、デ
ータ格納部に相当するデータメモリ２３及びデータレジ
スタ２４と、命令デコード回路２５と、演算回数制御手
段２６と、オペレーションコードレジスタ２７とを備え
る。
【００２２】命令メモリ２０は命令コードを格納してお
り、プログラム制御器２１によって命令コードの読み出
しの制御を行う。同一の演算操作の繰り返し回数が演算
繰り返し規定値に規定された回数に達したかどうか演算
回数制御手段２６によって判定することにより、命令メ
モリ２０から読み出された命令コードがオペレーション
コードであるかアドレスコードであるか検出される。
り、プログラム制御器２１によって命令コードの読み出
しの制御を行う。同一の演算操作の繰り返し回数が演算
繰り返し規定値に規定された回数に達したかどうか演算
回数制御手段２６によって判定することにより、命令メ
モリ２０から読み出された命令コードがオペレーション
コードであるかアドレスコードであるか検出される。
【００２３】演算回数制御手段２６によって命令コード
がオペレーションコードであると検出された場合、演算
回数制御手段２６は、命令コードからオペレーションコ
ードを抽出してオペレーションコードレジスタ制御信号
とともにオペレーションコードレジスタ２７に送出す
る。それと同時に演算回数制御手段２６は、命令コード
から演算繰り返し規定値を抽出して記憶する。
がオペレーションコードであると検出された場合、演算
回数制御手段２６は、命令コードからオペレーションコ
ードを抽出してオペレーションコードレジスタ制御信号
とともにオペレーションコードレジスタ２７に送出す
る。それと同時に演算回数制御手段２６は、命令コード
から演算繰り返し規定値を抽出して記憶する。
【００２４】オペレーションコードレジスタ２７はこれ
らのデータ及びオペレーションコードレジスタ制御信号
を受信することにより記憶しているオペレーションコー
ドデータを更新する。演算回数制御手段２６によって命
令コードがアドレスコードであると検出された場合は、
演算回数制御手段２６は命令コードからアドレスデータ
を抽出して、命令デコード回路制御信号とともに命令デ
コード回路２５に出力する。命令デコード回路２５は、
演算回数制御手段２６から送られてきた命令デコード回
路制御信号を受信すると、オペレーションコードレジス
タ２７に記憶されていたオペレーションコードと演算回
数制御手段２６から受信したアドレスコードとを使用し
て命令の解析を行い、演算処理回路２２の演算制御信号
とデータメモリ２３及びデータレジスタ２４へのアドレ
スとを生成出力する。
らのデータ及びオペレーションコードレジスタ制御信号
を受信することにより記憶しているオペレーションコー
ドデータを更新する。演算回数制御手段２６によって命
令コードがアドレスコードであると検出された場合は、
演算回数制御手段２６は命令コードからアドレスデータ
を抽出して、命令デコード回路制御信号とともに命令デ
コード回路２５に出力する。命令デコード回路２５は、
演算回数制御手段２６から送られてきた命令デコード回
路制御信号を受信すると、オペレーションコードレジス
タ２７に記憶されていたオペレーションコードと演算回
数制御手段２６から受信したアドレスコードとを使用し
て命令の解析を行い、演算処理回路２２の演算制御信号
とデータメモリ２３及びデータレジスタ２４へのアドレ
スとを生成出力する。
【００２５】データメモリ２３及びデータレジスタ２４
は命令デコード回路２５からのアドレスを用いて演算処
理回路２２が使用するデータをバス２８に出力する。演
算処理回路２２は、命令デコード回路２５から受信した
演算制御信号にしたがってバス２８上のデータを使用し
て演算処理を行い、結果をデータレジスタ２４に出力す
る。
は命令デコード回路２５からのアドレスを用いて演算処
理回路２２が使用するデータをバス２８に出力する。演
算処理回路２２は、命令デコード回路２５から受信した
演算制御信号にしたがってバス２８上のデータを使用し
て演算処理を行い、結果をデータレジスタ２４に出力す
る。
【００２６】以上のように演算処理装置を構成すること
によって、同一のオペレーションコードで示される演算
処理を繰り返す間は、新たにオペレーションコードを命
令メモリ２０から読み出す必要がなくなるため、オペレ
ーションコードとアドレスコードとをともに１バイトと
仮定して即値アドレッシングを使用した加算操作を２回
繰り返す場合の例を考えると、図６６に示すように、図
９に示したものと比較して命令コードのコードサイズと
命令の実行サイクル数を削減することが可能になる。こ
れにより、この演算処理装置を実現する場合のチップ面
積を低減することが可能になるとともに、処理を高速化
することが可能になるという効果を奏する。
によって、同一のオペレーションコードで示される演算
処理を繰り返す間は、新たにオペレーションコードを命
令メモリ２０から読み出す必要がなくなるため、オペレ
ーションコードとアドレスコードとをともに１バイトと
仮定して即値アドレッシングを使用した加算操作を２回
繰り返す場合の例を考えると、図６６に示すように、図
９に示したものと比較して命令コードのコードサイズと
命令の実行サイクル数を削減することが可能になる。こ
れにより、この演算処理装置を実現する場合のチップ面
積を低減することが可能になるとともに、処理を高速化
することが可能になるという効果を奏する。
【００２７】さらに図７に示す演算処理装置を用いて詳
細に説明する。本実施の形態において命令メモリ２０に
格納される命令コードは１バイトすなわち８ビットであ
る。また、演算回数制御手段２６は３ビットダウンカウ
ンタ２６ａを備えている。この３ビットダウンカウンタ
２６ａは命令サイクル毎に内部の３ビットレジスタの値
を１つずつデクリメントする。この内部の３ビットレジ
スタの値が０であるか否かによって命令メモリ２０から
読み出された命令コードがオペレーションコードかアド
レスコードかを検出する。
細に説明する。本実施の形態において命令メモリ２０に
格納される命令コードは１バイトすなわち８ビットであ
る。また、演算回数制御手段２６は３ビットダウンカウ
ンタ２６ａを備えている。この３ビットダウンカウンタ
２６ａは命令サイクル毎に内部の３ビットレジスタの値
を１つずつデクリメントする。この内部の３ビットレジ
スタの値が０であるか否かによって命令メモリ２０から
読み出された命令コードがオペレーションコードかアド
レスコードかを検出する。
【００２８】３ビットダウンカウンタ２６ａの内部の３
ビットレジスタの値が０である場合は、命令コードがオ
ペレーションコードであると検出される。このとき、３
ビットダウンカウンタ２６ａからオペレーションコード
レジスタ制御信号が出力されて命令コードの最上位側５
ビットをオペレーションコードとしてオペレーションコ
ードレジスタ２７に記憶し、同時に命令コードの最下位
側３ビットを演算繰り返し回数規定値として３ビットダ
ウンカウンタ２６ａの内部レジスタに取り込む。
ビットレジスタの値が０である場合は、命令コードがオ
ペレーションコードであると検出される。このとき、３
ビットダウンカウンタ２６ａからオペレーションコード
レジスタ制御信号が出力されて命令コードの最上位側５
ビットをオペレーションコードとしてオペレーションコ
ードレジスタ２７に記憶し、同時に命令コードの最下位
側３ビットを演算繰り返し回数規定値として３ビットダ
ウンカウンタ２６ａの内部レジスタに取り込む。
【００２９】３ビットダウンカウンタ２６ａの内部の３
ビットレジスタの値が０以外である場合は、命令コード
がアドレスコードであると検出される。３ビットダウン
カウンタ２６ａから出力されるオペレーションコードレ
ジスタ制御信号をインバータにより反転した信号を命令
デコード回路制御信号として命令デコード回路２５に入
力することでオペレーションコードレジスタ２７と命令
デコード回路２５が排他的に制御されることになる。こ
のとき、命令デコード回路２５はオペレーションコード
レジスタ２７に記憶されていたオペレーションコードと
８ビットの命令コードとをアドレスコードとして使用し
て命令の解析を行い、演算処理回路２２の演算制御信号
とデータメモリ２３及びデータレジスタ２４へのアドレ
スとを生成出力する。
ビットレジスタの値が０以外である場合は、命令コード
がアドレスコードであると検出される。３ビットダウン
カウンタ２６ａから出力されるオペレーションコードレ
ジスタ制御信号をインバータにより反転した信号を命令
デコード回路制御信号として命令デコード回路２５に入
力することでオペレーションコードレジスタ２７と命令
デコード回路２５が排他的に制御されることになる。こ
のとき、命令デコード回路２５はオペレーションコード
レジスタ２７に記憶されていたオペレーションコードと
８ビットの命令コードとをアドレスコードとして使用し
て命令の解析を行い、演算処理回路２２の演算制御信号
とデータメモリ２３及びデータレジスタ２４へのアドレ
スとを生成出力する。
【００３０】ここでは、データメモリ２３へのアドレス
はアドレスコードの最下位側６ビットとし、データレジ
スタ２４へのアドレスはアドレスコードの最上位側２ビ
ットとしている。データメモリ２３及びデータレジスタ
２４はこれらのアドレスを用いて演算処理回路２２が使
用するデータをバス２８に出力する。演算処理回路２２
は、命令デコード回路２５から受信した演算制御信号に
したがってバス２８上のデータを使用して演算処理を行
い、結果をデータレジスタ２４に出力する。
はアドレスコードの最下位側６ビットとし、データレジ
スタ２４へのアドレスはアドレスコードの最上位側２ビ
ットとしている。データメモリ２３及びデータレジスタ
２４はこれらのアドレスを用いて演算処理回路２２が使
用するデータをバス２８に出力する。演算処理回路２２
は、命令デコード回路２５から受信した演算制御信号に
したがってバス２８上のデータを使用して演算処理を行
い、結果をデータレジスタ２４に出力する。
【００３１】以上のように、本実施の形態の演算処理装
置にあっては、即値アドレッシングを使用した加算操作
を２回繰り返す場合の例を考えると、図８に示すよう
に、図９に示したものと比較して命令コードのコードサ
イズと命令の実行サイクル数が削減される。
置にあっては、即値アドレッシングを使用した加算操作
を２回繰り返す場合の例を考えると、図８に示すよう
に、図９に示したものと比較して命令コードのコードサ
イズと命令の実行サイクル数が削減される。
【００３２】なお、本実施の形態にあっては、データ格
納部としてデータメモリ２３及びデータレジスタ２４の
２つを備えるものを示したが必ずしも２つ備える必要は
ないが、多くのデータを高速に処理するためには、デー
タメモリ２３及びデータレジスタ２４の２つを備えそれ
ぞれの特性を活かしたデータ処理を行うことが望まし
い。
納部としてデータメモリ２３及びデータレジスタ２４の
２つを備えるものを示したが必ずしも２つ備える必要は
ないが、多くのデータを高速に処理するためには、デー
タメモリ２３及びデータレジスタ２４の２つを備えそれ
ぞれの特性を活かしたデータ処理を行うことが望まし
い。
【００３３】
【発明の効果】以上のように、請求項１記載の発明にあ
っては、命令コードを格納する命令メモリと、命令コー
ドの読み出しを制御するプログラム制御器と、演算処理
を行う演算処理回路と、データを格納するデータ格納部
と、読み出された命令コードを解析して前記演算処理回
路に対する制御信号を生成する命令デコード回路とを有
する演算処理装置において、命令メモリから読み出され
た命令コードが演算操作の種類を表すオペレーションコ
ードであるか演算に使用されるデータのアドレスを指定
するアドレスコードであるかを検出するコード検出手段
と、コード検出手段により検出されたオペレーションコ
ードを記憶しておくためのオペレーションコードレジス
タとを備え、命令コードがオペレーションコードである
と検出されれば該オペレーションコードをオペレーショ
ンコードレジスタに記憶しておき、アドレスコードであ
れば該アドレスコードから抽出されたアドレスの示すデ
ータ格納部上のデータを使用して前記オペレーションコ
ードレジスタに記憶されているオペレーションコードで
指定された演算を行うようにしたので、オペレーション
コードを削減することが可能になりそれにともなって実
行サイクル数を低減することが可能になるため、小さい
命令コードサイズで高速に即値アドレッシングモードを
使用した演算処理あるいはデータ転送の繰り返しを行う
ことが可能になる演算処理装置を提供することができ
た。
っては、命令コードを格納する命令メモリと、命令コー
ドの読み出しを制御するプログラム制御器と、演算処理
を行う演算処理回路と、データを格納するデータ格納部
と、読み出された命令コードを解析して前記演算処理回
路に対する制御信号を生成する命令デコード回路とを有
する演算処理装置において、命令メモリから読み出され
た命令コードが演算操作の種類を表すオペレーションコ
ードであるか演算に使用されるデータのアドレスを指定
するアドレスコードであるかを検出するコード検出手段
と、コード検出手段により検出されたオペレーションコ
ードを記憶しておくためのオペレーションコードレジス
タとを備え、命令コードがオペレーションコードである
と検出されれば該オペレーションコードをオペレーショ
ンコードレジスタに記憶しておき、アドレスコードであ
れば該アドレスコードから抽出されたアドレスの示すデ
ータ格納部上のデータを使用して前記オペレーションコ
ードレジスタに記憶されているオペレーションコードで
指定された演算を行うようにしたので、オペレーション
コードを削減することが可能になりそれにともなって実
行サイクル数を低減することが可能になるため、小さい
命令コードサイズで高速に即値アドレッシングモードを
使用した演算処理あるいはデータ転送の繰り返しを行う
ことが可能になる演算処理装置を提供することができ
た。
【００３４】請求項２記載の発明にあっては、命令コー
ドを格納する命令メモリと、命令コードの読み出しを制
御するプログラム制御器と、演算処理を行う演算処理回
路と、データを格納するデータ格納部と、読み出された
命令コードを解析して前記演算処理回路に対する制御信
号を生成する命令デコード回路とを有する演算処理装置
において、演算操作の繰り返し回数を命令コードから抽
出して記憶し演算操作の実行回数を制御する演算回数制
御手段と、演算操作の種類を表すオペレーションコード
を命令コードから抽出して記憶するオペレーションコー
ドレジスタとを備え、前記演算回数制御手段によって制
御される演算実行回数が規定の繰り返し回数に満たない
間は読み出された命令コードをアドレスコードと見なし
て該アドレスコードから抽出されたアドレスの示すデー
タ格納部上のデータを使用して前記オペレーションコー
ドレジスタに記憶されているオペレーションコードで指
定された演算を実行し、前記演算回路手段によって制御
される演算実行回数が規定の繰り返し回数に達したとき
はその直後に読み出された命令コードをオペレーション
コードと見なして該オペレーションコードからオペレー
ションコードと演算操作の繰り返し回数を新たに抽出し
てオペレーションコードレジスタ及び演算回数制御手段
のデータを更新するようにしたので、オペレーションコ
ードを削減することが可能になりそれにともなって実行
サイクル数を低減することが可能になるため、小さい命
令コードサイズで高速に即値アドレッシングモードを使
用した演算処理あるいはデータ転送の繰り返しを行うこ
とが可能になる演算処理装置を提供することができた。
ドを格納する命令メモリと、命令コードの読み出しを制
御するプログラム制御器と、演算処理を行う演算処理回
路と、データを格納するデータ格納部と、読み出された
命令コードを解析して前記演算処理回路に対する制御信
号を生成する命令デコード回路とを有する演算処理装置
において、演算操作の繰り返し回数を命令コードから抽
出して記憶し演算操作の実行回数を制御する演算回数制
御手段と、演算操作の種類を表すオペレーションコード
を命令コードから抽出して記憶するオペレーションコー
ドレジスタとを備え、前記演算回数制御手段によって制
御される演算実行回数が規定の繰り返し回数に満たない
間は読み出された命令コードをアドレスコードと見なし
て該アドレスコードから抽出されたアドレスの示すデー
タ格納部上のデータを使用して前記オペレーションコー
ドレジスタに記憶されているオペレーションコードで指
定された演算を実行し、前記演算回路手段によって制御
される演算実行回数が規定の繰り返し回数に達したとき
はその直後に読み出された命令コードをオペレーション
コードと見なして該オペレーションコードからオペレー
ションコードと演算操作の繰り返し回数を新たに抽出し
てオペレーションコードレジスタ及び演算回数制御手段
のデータを更新するようにしたので、オペレーションコ
ードを削減することが可能になりそれにともなって実行
サイクル数を低減することが可能になるため、小さい命
令コードサイズで高速に即値アドレッシングモードを使
用した演算処理あるいはデータ転送の繰り返しを行うこ
とが可能になる演算処理装置を提供することができた。
【図１】本発明の一実施の形態に係る演算処理装置の基
本構成を示すブロック図である。
本構成を示すブロック図である。
【図２】第１の実施の形態に係る演算処理装置における
命令セットの命令コード配置を例示する図である。
命令セットの命令コード配置を例示する図である。
【図３】第１の実施の形態に係る演算処理装置のブロッ
ク図である。
ク図である。
【図４】第１の実施の形態に係る命令セットの命令コー
ド配置を例示する図である。
ド配置を例示する図である。
【図５】本発明の他の実施の形態に係る演算処理装置の
基本構成を示すブロック図である。
基本構成を示すブロック図である。
【図６】第２の実施の形態に係る演算処理装置における
命令セットの命令コード配置を例示する図である。
命令セットの命令コード配置を例示する図である。
【図７】第２の実施の形態に係る演算処理装置のブロッ
ク図である。
ク図である。
【図８】第２の実施の形態に係る命令セットの命令コー
ド配置を例示する図である。
ド配置を例示する図である。
【図９】従来の演算処理装置に関する図であり、（ａ）
は演算処理装置における命令セットの構成を例示する図
であり、（ｂ）は即値アドレッシングモードを使用した
加算を２回繰り返すプログラムを例示する図であり、
（ｃ）は命令セットの命令コード配置を例示する図であ
る。
は演算処理装置における命令セットの構成を例示する図
であり、（ｂ）は即値アドレッシングモードを使用した
加算を２回繰り返すプログラムを例示する図であり、
（ｃ）は命令セットの命令コード配置を例示する図であ
る。
１０ 命令メモリ １１ プログラム制御器 １２ 演算処理回路 １３ データメモリ １４ データレジスタ １５ 命令デコード回路 １６ コード検出手段 １７ オペレーションコードレジスタ １８ バス ２０ 命令メモリ ２１ プログラム制御器 ２２ 演算処理回路 ２３ データメモリ ２４ データレジスタ ２５ 命令デコード回路 ２６ 演算回数制御手段 ２７ オペレーションコードレジスタ ２８ バス
【手続補正書】
【提出日】平成１１年５月１４日（１９９９．５．１
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 演算処理装置
Claims (2)
- 【請求項１】 命令コードを格納する命令メモリと、命
令コードの読み出しを制御するプログラム制御器と、演
算処理を行う演算処理回路と、データを格納するデータ
格納部と、読み出された命令コードを解析して前記演算
処理回路に対する制御信号を生成する命令デコード回路
とを有する演算処理装置において、 命令メモリから読み出された命令コードが演算操作の種
類を表すオペレーションコードであるか演算に使用され
るデータのアドレスを指定するアドレスコードであるか
を検出するコード検出手段と、コード検出手段により検
出されたオペレーションコードを記憶しておくためのオ
ペレーションコードレジスタとを備え、命令コードがオ
ペレーションコードであると検出されれば該オペレーシ
ョンコードをオペレーションコードレジスタに記憶して
おき、アドレスコードであれば該アドレスコードから抽
出されたアドレスの示すデータ格納部上のデータを使用
して前記オペレーションコードレジスタに記憶されてい
るオペレーションコードで指定された演算を行うことを
特徴とする演算処理装置。 - 【請求項２】 命令コードを格納する命令メモリと、命
令コードの読み出しを制御するプログラム制御器と、演
算処理を行う演算処理回路と、データを格納するデータ
格納部と、読み出された命令コードを解析して前記演算
処理回路に対する制御信号を生成する命令デコード回路
とを有する演算処理装置において、 演算操作の繰り返し回数を命令コードから抽出して記憶
し演算操作の実行回数を制御する演算回数制御手段と、
演算操作の種類を表すオペレーションコードを命令コー
ドから抽出して記憶するオペレーションコードレジスタ
とを備え、前記演算回数制御手段によって制御される演
算実行回数が規定の繰り返し回数に満たない間は読み出
された命令コードをアドレスコードと見なして該アドレ
スコードから抽出されたアドレスの示すデータ格納部上
のデータを使用して前記オペレーションコードレジスタ
に記憶されているオペレーションコードで指定された演
算を実行し、前記演算回路手段によって制御される演算
実行回数が規定の繰り返し回数に達したときはその直後
に読み出された命令コードをオペレーションコードと見
なして該オペレーションコードからオペレーションコー
ドと演算操作の繰り返し回数を新たに抽出してオペレー
ションコードレジスタ及び演算回数制御手段のデータを
更新することを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088339A JP2000284961A (ja) | 1999-03-30 | 1999-03-30 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11088339A JP2000284961A (ja) | 1999-03-30 | 1999-03-30 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000284961A true JP2000284961A (ja) | 2000-10-13 |
Family
ID=13940112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11088339A Pending JP2000284961A (ja) | 1999-03-30 | 1999-03-30 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000284961A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026106A (ja) * | 2007-07-20 | 2009-02-05 | Oki Electric Ind Co Ltd | 命令コード圧縮方法と命令フェッチ回路 |
-
1999
- 1999-03-30 JP JP11088339A patent/JP2000284961A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026106A (ja) * | 2007-07-20 | 2009-02-05 | Oki Electric Ind Co Ltd | 命令コード圧縮方法と命令フェッチ回路 |
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