JPH0444151A - プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、各種信号を入力し、その信号に基づいて知
識データを演算し、その知識データに基づく制御信号を
出力するためにコントローラ等に内蔵されるプロセッサ
に係わり、特にコントローラの」１位ＣＰＵとプロセッ
サ内部の知識データが格納されるメモリとの直接アクセ
スを可能にするバス接続構造に関するものである。

（従来の技術） 従来より、各種コントローラのマイクロプロセッサやフ
ァジィプロセッサなとの命令部は、演算に利用する知識
データを格納するメモリをもっている。

しかし、このメモリとのインターフェイスは、マイクロ
プロセッサおよびファジィプロセッサと結合する場合に
限って使用されており、別途−１祐γのＣＰＵから知識
データが格納されている上記メモリにアクセスする場合
には、外部にアクセスするためのタイミング回路を別途
設けておき、このタイミング回路（以下、アービタ回路
と称する。）を介することによりアクセスすることが可
能なように構成されている。

さらに、上記ＣＰＵからプロセッサ内の制御手段とのア
クセスをする場合にもアービタ回路を介して行うように
構成され、プロセッサの動作状況を常時チエツクし、複
数のアービターを用いて切り替え処理をするように構成
されている。

（発明が解決しようとする課題） しかしながら、従来の技術によれば、−１一連したよう
に、コントローラの上位ＣＰＵとプロセッサおよびプロ
セッサに連繋される知識データを記憶するメモリドのア
クセスをしたい場合には、少なくとも２個以上の複数の
アービタ回路をセツティングしたりする必要があること
から、回路構成も複雑になるばかりでなく、セツティン
グのためのスペースの確保のほか、コスト的にも高くな
るという問題がある。

さらに、上記メモリに内蔵されている知識データの要求
が幾つか競合する場合に備え、メモリ等にはその優先順
位を設定するためのソフトウェアが組み込まれているが
、そのソフトウェアにバグ等があった場合には、誤動作
の原因になり、したがって、当初からその分のリスクを
考慮しておく必要があるなどの問題があった。

その上、ソフトウェア等が組み込まれる分だけシステム
を構築するのが難しくなり、その分開発期間が余計に必
要になるなどの問題点がある。

この発明は、上記課題を解決するために成されたもので
、その目的とするところは、簡単な回路構成で済む」−
スペースの有効利用が図れ、かつ、コストダウンをも達
成でき、信号処理を７１−ドウエアで処理するため、信
号の羅実な伝送とシステム構築が容易に達成できるプロ
セッサの提供をするものである。

（課題を解決するための手段） 上記目的を達成するため、この発明に係るプロセッサは
、各種信号を入力し、その信号に基づいて制御信号を出
力するためにコントローラ等に内蔵されるプロセッサに
おいて、 外部から入力される上記各種信号の入力制御をするとと
もに、上記プロセッサが演算した制御信号を出力する第
１の入出力制御手段と、 この入出力制御手段に接続され、上記プロセッサがその
プロセッサ内部の内部バスを利用しているか否かを示す
ためのステータスレジスタと、上記内部バスに連繋され
、」二記憶１の入出力制御手段から入力される信号に基
づいて知識データとしての制御信号を演算する演算手段
と、その演算手段で演算された知識データを上記プロセ
ッサの記憶手段に記憶するように入出力制御をするとと
もに、上記ステータスレジスタの制御をするための制御
信すを出力する第２の入出力制御手段と、 この第２の入出力手段に入出力レジスタを介して連繋さ
れ、上記ステータスレジスタの示す内部バスの利用状況
に応じて０Ｎ−ＯＦＦするスイッチ部と、 上記憶１の入出力制御手段と一１１記記憶手段間のアク
セスを可能にするデータバスと、 を備えていることを特徴とする。

（作用） 上記構成のこの発明のプロセッサによれば、コントロー
ラの第１の入出力制御手段の各種信号の入力を制御しプ
ロセッサ内の第２の制御手段との連携を可能にするため
のスイッチ部をプロセッサ内部に設けることにより、プ
ロセッサ内部の記憶手段に格納されている知識データを
効率よく伝送でき、しかも記憶手段に記憶されている知
識データに対して複数の出力要請がプロセッサに対して
外部からなされた場合であってもステータスレジスタを
用いてその優先順位を設定するノ１−ドウエアによる処
理構成とっているため、誤動作のない確実なデータ伝送
を可能にするとともに、簡単な回路構成で知識変更自由
な１チツプのマイクロプロセッサで済み、容易にシステ
ムの構築ができ、その−１−にスペースの有効利用を可
能にし、これにより使い勝手の向上を図ることができる
。

（実施例） 以下、この発明に係るプロセッサの一実施例を図面に基
づいて説明する。

第１図は本願プロセッサの基本回路構成の第１実施例を
示す回路ブロック図、第２図は（ａ）はこの本願プロセ
ッサの動作フローチャート、第２図（ｂ）、　　（ｃ）
は本願プロセッサの回路および切り替え信号の動作状態
を説明する説明図、第３図は本願プロセッサで使用する
ステータスレジスタの書き込み状態を示す説明図である
。

第１図に示すように、コントローラＡは、各種信号の入
出力の制御をするＣＰＵＩと、マイクロプロセッサＢと
、マイクロプロセッサＢにより演算処理された知識デー
タが記憶されるデータメモリ５とから概略構成されてい
る。

マイクロプロセッサＢは、マイクロプロセッサＢの稼働
状況を示すステータスレジスタ２と、ＣＰＵから入力さ
れてくる信号をステータスレジスタ２を介して入力しそ
の信号に基づいて制御する制御部３と、」−１記ステー
タスレジスタ２から内部バス９を介して入力されてくる
信号に基づいてファジィ推論のほか四則演算などを実行
して知識データを演算する演算部４と、制御部３および
演算部４と連繋され演算部４が演算した知識データを記
憶しておくためのデータメモリ５とも連繋される内部バ
ス１０とを備えている。

また、上記ＣＰＵＩとステータスレジスタ２とを連繋す
る内部バス８は途中から分岐して入出力レジスタ６を介
して制御部３に接続されている。

この内部バス８にはステータスレジスタ２が表示するマ
イクロプロセッサＢの稼働状況に応じて０Ｎ−ＯＦＦさ
れるスイッチ部１１が配設されている。

さらに、上記ＣＰＵＩと上記データメモリ間は、外部バ
ス１２が設けられており、その外部バス１２はデータメ
モリ５側に設けられたアービタ回路７を介してデータメ
モリ５と連繋されている。

上記ステータスレジスタ２は、例えば第３図に示すよう
に、アドレスに入力される信号が“′１”の場合−ＲＵ
Ｎモード（バスは内側）、また、′０”の場合は−ＲＥ
ＡＤＹモード（バスはｃｐＵ側）というように表示し、
それによってスイッチ部１１のＯＮ・ＯＦＦ制御が成さ
れるように構成されている。

次に、このように構成されたプロセッサの作用を第２図
に基づいて説明する。

まず、第２図（ａ）のフローチャートに示すように、コ
ントローラＡがＰＯＷＥＲ・ＯＮされるとスタート状態
になる。

そして、ステップ１００では、ステータスレジスタ２が
ＲＵＮモードになる。

次に、ステップ１０１では、ＣＰＵから入力される信号
に基づいてマイクロプロセッサＢの演算部４がイニシャ
ル処理して、知識データがデータメモリに書き込み記憶
される。

それが完了してＥＮＤとなると、今度はステップ１０２
に移行し、ステータスレジスタ２は、ＲＥＡＤＹモード
に切り替えられ、そこで内部バス８に配しているスイッ
チ部１１がＯＮＬ、ＣＰＵ１からの各種信号が受は付け
られる状態となり、ステップ１０３に移行する。

そこで、ＣＰＵＩでは、知識データの要求信町を入出力
レジスタ６を制御部３に出力しアクセスがとられる状態
になる。

したがって、ステップ１０４では、制御部３がＯＮして
演算部４の推論データセットがなされ、ステップ１０５
に移行する。

ステップ１０５では、演算部４による推論が開始される
スタート状態となる。

そこで、ステップ１０６では、ステータスレジスタ２が
再びＲＵＮモードとなり、ステップ１０７に移行する。

ステップ１０７ては、演算部４力月〕記ＣＰＵＩからの
知識データの要求に答えるための、例えばファジィ推論
を開始する。

そうして、ステップ１０８で演算部３によるファジィ推
論がＥＮＤ、すなわち完了すると、ステップ１０９に移
行し、ステータスレジスタ２はＲＥＡＤＹモードに自動
的に切り替えられてステップ１０４に移行する。

それ以降は、上述したステップ１０４からステップ１０
９の動作が繰り返し行なわれる。

なお、第２図（ｂ）、　　（ｃ）は、第２図（ａ）の各
ステップに於けるバスの使用状態及び切り替え信号の入
力状態を示す説明図である。

また、ＣＰＵＩからデータメモリ５に対してデータメモ
リ５に記憶されている知識データを要求する場合は、ア
ービタ回路７．外部バス１２を介して行うことができる
。

このように、スイッチ部１１を内部バス８に設け、ステ
ータスレジスタ２の表示するマイクロプロセッサＢの動
作状況に応じた制御がハードウェアによる回路構成で可
能になり、マイクロプロセッサＢの確実な動作が簡単な
回路で達成されることになる。

しかも、その際には、従来のようにＣＰＵ側にアービタ
回路を設けなくて済み、ＣＰＵＩ側のアービトレーショ
ンソフＩ・も設ける必要がなくなるため、システム構築
がすこぶる簡単になる。

第４図は、本願プロセッサの基本回路構成の第２実施例
を示す回路ブロック図である。

なお、第１実施例で用いた同等の部月には同一符号をｆ
（ｊシ、その説明を省略する。

この実施例では、マイクロプロセッザＢ内に内部バス１
３を配し、ステータスレジスタ２の表示するマイクロプ
ロセッサＢの動作に応じて連動スイッチ１４が作動する
ように構成されている。

また、内部メモリ１６および外部メモリ１７がスイッチ
部１５を作動させることにより選択できるように構成さ
れていて、外部バスおよびアービタ回路をまったく使用
しない構成となっている。

したがって、第１実施例の場合よりも一層コントローラ
Ａの全体システムの構成を簡単にすることができるとと
もに、使用勝手の向−１−が図られることになる。

なお、図中のメモリ切り替え制御部１つによりスイッチ
部１５の切り替えが自動的に行なわれ、内部メモリ１６
の容量が少ないときには、外部のハードディスクなどの
外部メモリ１７が使用されるように構成されている。

また、本願プロセッサは、一般用のプロセッサ以外にも
」二連した実施例でも明らかなようにファジィプロセッ
サなどにも好適である。

（発明の効果） 以上の構成から明らかなように、この発明に係るプロセ
ッサによれば、コントローラの第１の入出力制御手段の
各種信号の入力を制御しプロセッサ内の第２の制御手段
との連携を可能にするだめのスイッチ部をプロセッサ内
部に設けることにより、プロセッサの内部の記憶手段に
格納されている知識データを効率よく伝送でき、しかも
記憶手段に記憶されている知識データに対して、複数の
出力要請がプロセッサに対して外部からなされた場合で
あっても、ステータスレジスタを用いてその優先順位を
設定するハードウェアーによる処理構成とっているため
、誤動作のない確実なデータ伝送を可能にするとともに
、簡単な回路構成で知識変更自由な１チツプのマイクロ
プロセッサで済み容易にシステムの構築ができ、その」
−にスペースの有効利用を可能にし、これにより使い勝
手の向上を図ることかできる他、低コストに製作できる
等の効果を有する。

【図面の簡単な説明】

第１図はこの発明に係るプロセッサの基本回路構成の第
１実施例を示す回路ブロック図、第２図は（ａ）は本願
プロセッサの動作フローチャー１・、第２図（ｂ）、　
　（Ｃ）は本願プロセッサの回路および切り替え信号の
動作状態を説明する説明図、第３図は本願プロセッサで
使用するステータスレジスタの書き込み状態を示す説明
図、第４図は本願プロセッサの基本回路構成の第２実施
例を示す回路ブロック図である。 Ａ・・・コントローラ Ｂ・・・（マイクロプロセッサ） １・・・ＣＰＵ　（第１の入出力制御手段）２・・・ス
テータスレジスタ ３・・・制御部（第２の制御手段） ４・・・演算部 ５・・・データメモリ（記憶手段） ６・・・入出力レジスタ ８、飢　］３・・・内部バス １１・・・スイッヂ部 １２、　１８・・・外部バス １４・・・連動スイッチ（不イッチ部）１６・・・外部
メモリ １７・・・内部メモリ 特許出願人　　　オムロン株式会社 代理　人　　弁理士和［１１成則

Claims (1)

1. 【特許請求の範囲】 １、各種信号を入力し、その信号に基づいて制御信号を
   演算し出力するためにコントローラ等に内蔵されるプロ
   セッサにおいて、 外部から入力される上記各種信号の入力制御をするとと
   もに、上記プロセッサが演算した制御信号を出力する第
   １の入出力制御手段と、 この入出力制御手段に接続され、上記プロセッサがその
   プロセッサ内部の内部バスを利用しているか否かを示す
   ためのステータスレジスタと、上記内部バスに連繋され
   、上記第１の入出力制御手段から入力される信号に基づ
   いて知識データとしての制御信号を演算する演算手段と
   、 その演算手段で演算された知識データを上記プロセッサ
   の記憶手段に記憶するように入出力制御をするとともに
   、上記ステータスレジスタの制御をするための制御信号
   を出力する第２の入出力制御手段と、 この第２の入出力手段に入出力レジスタを介して連繋さ
   れ、上記ステータスレジスタの示す内部バスの利用状況
   に応じてＯＮ・ＯＦＦするスイッチ部と、 上記第１の入出力制御手段と上記記憶手段間のアクセス
   を可能にするデータバスと、 を備えていることを特徴とするプロセッサ。