JPH0470946A - Ｄｍａコントローラを内蔵した処理装置 - Google Patents
Ｄｍａコントローラを内蔵した処理装置Info
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- JPH0470946A JPH0470946A JP2179102A JP17910290A JPH0470946A JP H0470946 A JPH0470946 A JP H0470946A JP 2179102 A JP2179102 A JP 2179102A JP 17910290 A JP17910290 A JP 17910290A JP H0470946 A JPH0470946 A JP H0470946A
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- 238000010586 diagram Methods 0.000 description 15
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/287—Multiplexed DMA
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はＤＭＡコントローラを内蔵した処理装置に関
し、特に、プロセッサデータとＤＭＡデータとプロセッ
サアドレスとＤＭＡアドレスの転送を改良したＤＭＡコ
ントローラを内蔵した処理装置に関する。
し、特に、プロセッサデータとＤＭＡデータとプロセッ
サアドレスとＤＭＡアドレスの転送を改良したＤＭＡコ
ントローラを内蔵した処理装置に関する。
［従来の技術］
第６図は従来のＤＭＡコントローラを内蔵したプロセッ
サの概略ブロック図である。プロセッサ１はロアシック
部２とＤＭＡコントローラ３と内部データメモリ４と外
部インターフェイス回路５とを含む。ロジック部２と内
部データメモリ４と外部インターフェイス回路５は、そ
れぞれ２ｎビツトのプロセッサデータバス６と２ｎビツ
トのＤＭＡデータバス７と２ｍビットのプロセッサアド
レスバス８と２ｍビットのＤＭＡアドレスバス９とによ
って相互に接続され、ＤＭＡコントローラ３はＤＭＡア
ドレスバス９に接続されている。
サの概略ブロック図である。プロセッサ１はロアシック
部２とＤＭＡコントローラ３と内部データメモリ４と外
部インターフェイス回路５とを含む。ロジック部２と内
部データメモリ４と外部インターフェイス回路５は、そ
れぞれ２ｎビツトのプロセッサデータバス６と２ｎビツ
トのＤＭＡデータバス７と２ｍビットのプロセッサアド
レスバス８と２ｍビットのＤＭＡアドレスバス９とによ
って相互に接続され、ＤＭＡコントローラ３はＤＭＡア
ドレスバス９に接続されている。
第７図は第５図に示した外部インターフェイス回路の具
体的なブロック図である。第７図において、プロセッサ
データバス６はラッチ５１に接続され、ＤＭＡデータバ
ス７はラッチ５２に接続され、プロセッサアドレスバス
８はラッチ５３に接続され、ＤＭＡアドレスバス９はラ
ッチ５４に接続されている。ラッチ５１．５２の出力は
マルチプレクサ５５に接続され、マルチプレクサ５５は
ラッチ５１または５２にラッチされたデータをデータ端
子１０に出力する。ラッチ５３．５４の出力はマルチプ
レクサ５６に与えられ、マルチプレクサ５６はラッチ５
３または５４にラッチされているアドレスをアドレス端
子１１に出力する。
体的なブロック図である。第７図において、プロセッサ
データバス６はラッチ５１に接続され、ＤＭＡデータバ
ス７はラッチ５２に接続され、プロセッサアドレスバス
８はラッチ５３に接続され、ＤＭＡアドレスバス９はラ
ッチ５４に接続されている。ラッチ５１．５２の出力は
マルチプレクサ５５に接続され、マルチプレクサ５５は
ラッチ５１または５２にラッチされたデータをデータ端
子１０に出力する。ラッチ５３．５４の出力はマルチプ
レクサ５６に与えられ、マルチプレクサ５６はラッチ５
３または５４にラッチされているアドレスをアドレス端
子１１に出力する。
第８図は第７図に示した外部インターフェイス回路にお
ける競合動作時の転送タイミングを示す図である。
ける競合動作時の転送タイミングを示す図である。
次に、第６図ないし第８図を参照して、従来のＤＡＭコ
ントローラを内蔵したプロセッサにおけるデータおよび
アドレスの転送動作について説明する。プロセッサ１と
ＤＭＡコントローラ３とが競合しておらず、プロセッサ
データバス６のデータを出力するとき、プロセッサデー
タバス６のデータはラッチ５１にラッチされ、マルチプ
レクサ５５によってラッチ５１にラッチされたデータが
選択されてデータ端子１０に出力される。アドレスと同
様にして、プロセッサアドレスバス８のアドレスがラッ
チ５３にラッチされ、マルチプレクサ５６によって選択
され、アドレス端子１１に出力される。
ントローラを内蔵したプロセッサにおけるデータおよび
アドレスの転送動作について説明する。プロセッサ１と
ＤＭＡコントローラ３とが競合しておらず、プロセッサ
データバス６のデータを出力するとき、プロセッサデー
タバス６のデータはラッチ５１にラッチされ、マルチプ
レクサ５５によってラッチ５１にラッチされたデータが
選択されてデータ端子１０に出力される。アドレスと同
様にして、プロセッサアドレスバス８のアドレスがラッ
チ５３にラッチされ、マルチプレクサ５６によって選択
され、アドレス端子１１に出力される。
一方、プロセッサ１とＤＭＡコントローラ３とが競合し
た場合には、たとえばプロセッサ１がウェイトされるも
のとすると、ＤＭＡデータバス７のデータはラッチ５２
にラッチされ、マルチプレクサ５５によって選択されて
データ端子１０に出力される。同様にして、ＤＭＡアド
レスバス９のアドレスはラッチ５４にラッチされ、マル
チプレクサ５６によって選択されてアドレス端子１１に
出力される。
た場合には、たとえばプロセッサ１がウェイトされるも
のとすると、ＤＭＡデータバス７のデータはラッチ５２
にラッチされ、マルチプレクサ５５によって選択されて
データ端子１０に出力される。同様にして、ＤＭＡアド
レスバス９のアドレスはラッチ５４にラッチされ、マル
チプレクサ５６によって選択されてアドレス端子１１に
出力される。
［発明が解決しようとする課題］
上述のごとく、プロセッサ１とＤＭＡコントローラ３と
が競合した場合、一方の転送のみが実行され他方はウェ
イト状態に〜なる。たとえば１第８図に示すように、Ｄ
ＭＡコントローラ３がデータをｍワード連続転送するよ
うなバースト方式で転送している場合、プロセッサ１は
少なくともｍマシンサイクルはウェイトされてしまい転
送効率が低下するという問題点があった。
が競合した場合、一方の転送のみが実行され他方はウェ
イト状態に〜なる。たとえば１第８図に示すように、Ｄ
ＭＡコントローラ３がデータをｍワード連続転送するよ
うなバースト方式で転送している場合、プロセッサ１は
少なくともｍマシンサイクルはウェイトされてしまい転
送効率が低下するという問題点があった。
それゆえに、この発明の主たる目的は、命令による外部
データメモリアクセスとＤＭＡ転送との競合発生時に、
一方をウェイトさせる必要がなく、実行的転送効率を向
上できるようなりＭＡコントローラを内蔵した処理装置
を提供することである。
データメモリアクセスとＤＭＡ転送との競合発生時に、
一方をウェイトさせる必要がなく、実行的転送効率を向
上できるようなりＭＡコントローラを内蔵した処理装置
を提供することである。
［課題を解決するための手段］
この発明は、ＤＭＡコントローラを内蔵した処理装置で
あって、２ ｎ ｂ （ｎ≧１）のプロセッサデータバ
スと２ｎｂのＤＭＡデータバスと２ｍｂ（ｍ≧１）のプ
ロセッサアドレスバスと２ｍｂのＤＭＡアドレスバ、ス
とが設けられ、これらのバスに複数の記憶手段が個別的
に接続され、各記憶手段に記憶されたプロセッサデータ
とＤＭＡデータとのいずれか一方およびプロセッサアド
レスとＤＭＡアドレスのいずれか一方が第１の選択手段
によって選択され、第１の選択手段の出力および各記憶
手段出力の２ｎｂのデータと２ｍｂのアドレスとがそれ
ぞれｎｂ、ｍｂに分割されて３入力として第２の選択手
段に与えられ、プロセッサとＤＭＡコントローラとが競
合したときに、一方を待機状態にすることなくデータと
アドレスとを転送するように構成したものである。
あって、２ ｎ ｂ （ｎ≧１）のプロセッサデータバ
スと２ｎｂのＤＭＡデータバスと２ｍｂ（ｍ≧１）のプ
ロセッサアドレスバスと２ｍｂのＤＭＡアドレスバ、ス
とが設けられ、これらのバスに複数の記憶手段が個別的
に接続され、各記憶手段に記憶されたプロセッサデータ
とＤＭＡデータとのいずれか一方およびプロセッサアド
レスとＤＭＡアドレスのいずれか一方が第１の選択手段
によって選択され、第１の選択手段の出力および各記憶
手段出力の２ｎｂのデータと２ｍｂのアドレスとがそれ
ぞれｎｂ、ｍｂに分割されて３入力として第２の選択手
段に与えられ、プロセッサとＤＭＡコントローラとが競
合したときに、一方を待機状態にすることなくデータと
アドレスとを転送するように構成したものである。
［作用］
この発明に係るＤＭＡコントローラを内蔵した処理装置
は、競合のない場合には２ｎｂのＤＭＡ転送データを２
ｎｂのデータ端子から出力し、競合が発生したときには
、ＤＭＡ転送データを上位ｎｂ、下位ｎｂに時分割して
ｎｂの端子から出力するとともにこれと平行してＤＭＡ
転送データを残るｎｂのデータ端子により、上位ｎｂ、
下位ｎｂに時分割して出力するようにし、さらにアドレ
スについてもデータと同様にして出力することにより、
競合発生時に一方をウェイトさせることなく効率的にデ
ータ転送を行なうことができる。
は、競合のない場合には２ｎｂのＤＭＡ転送データを２
ｎｂのデータ端子から出力し、競合が発生したときには
、ＤＭＡ転送データを上位ｎｂ、下位ｎｂに時分割して
ｎｂの端子から出力するとともにこれと平行してＤＭＡ
転送データを残るｎｂのデータ端子により、上位ｎｂ、
下位ｎｂに時分割して出力するようにし、さらにアドレ
スについてもデータと同様にして出力することにより、
競合発生時に一方をウェイトさせることなく効率的にデ
ータ転送を行なうことができる。
［発明の実施例コ
第１図はこの発明の一実施例の全体の概略ブロック図で
ある。この第１図は以下の点を除いて前述の第６図と同
じである。すなわち、外部インターフェイス回路５０は
２ｎビツトのデータを下位ｎビットのデータと上位ｎビ
ットのデータとして端子１０．１１に出力し、２ｍビッ
トのアドレスを上位ｍビットのアドレスと下位ｍビット
のアドレスに分割して端子１２．１３に出力する。
ある。この第１図は以下の点を除いて前述の第６図と同
じである。すなわち、外部インターフェイス回路５０は
２ｎビツトのデータを下位ｎビットのデータと上位ｎビ
ットのデータとして端子１０．１１に出力し、２ｍビッ
トのアドレスを上位ｍビットのアドレスと下位ｍビット
のアドレスに分割して端子１２．１３に出力する。
第２図は第１図に示した外部インターフェイス回路５０
の具体的なブロック図である。この第２図に示した外部
インターフェイス回路５０は前述の第７図に示した外部
インターフェイス回路５に加えて、マルチプレクサ５７
．５８が設けられ、マルチプレクサ５７にはラッチ５１
にラッチされた２ｎビツトのデータが２分割して与えら
れるとともに、マルチプレクサ５５で選択された２ｎビ
ツトのデータのうちのｎビットのデータが与えられる。
の具体的なブロック図である。この第２図に示した外部
インターフェイス回路５０は前述の第７図に示した外部
インターフェイス回路５に加えて、マルチプレクサ５７
．５８が設けられ、マルチプレクサ５７にはラッチ５１
にラッチされた２ｎビツトのデータが２分割して与えら
れるとともに、マルチプレクサ５５で選択された２ｎビ
ツトのデータのうちのｎビットのデータが与えられる。
マルチプレクサ５７はラッチ５１の出力またはマルチプ
レクサ５５の出力を選択して上位データ端子１２に出力
する。ラッチ５２にラッチされた２ｎビツトのデータは
２分割されてマルチプレクサ５８に与えられるとともに
、マルチプレクサ５５から出力された２ｎビツトのデー
タのうちの他方のｎビットのデータがマルチプレクサ５
８に与えられる。マルチプレクサ５８はラッチ５２の出
力とマルチプレクサ５５の出力とを選択して下位データ
端子１３に出力する。
レクサ５５の出力を選択して上位データ端子１２に出力
する。ラッチ５２にラッチされた２ｎビツトのデータは
２分割されてマルチプレクサ５８に与えられるとともに
、マルチプレクサ５５から出力された２ｎビツトのデー
タのうちの他方のｎビットのデータがマルチプレクサ５
８に与えられる。マルチプレクサ５８はラッチ５２の出
力とマルチプレクサ５５の出力とを選択して下位データ
端子１３に出力する。
ラッチ５３にラッチされた２ｍビットのアドレスは２分
割されてマルチプレクサ５９に与えられるとともに、マ
ルチプレクサ５６で選択された２ｍビットのアドレスの
一方のｍビットのアドレスがマルチプレクサ５９に与え
られる。マルチプレクサ５９はラッチ５３の出力とマル
チプレクサ５６の出力とを選択して上位アドレス端子１
４に出力する。ラッチ５４にラッチされた２ｍビットの
アドレスは２分割されてマルチプレクサ６０に与えられ
るとともに、マルチプレクサ５６の２ｍビットのアドレ
スがマルチプレクサ６０に与えられる。マルチプレクサ
６０はラッチ５４の出力とマルチプレクサ５６の出力と
を選択して下位のアドレス端子１５に出力する。
割されてマルチプレクサ５９に与えられるとともに、マ
ルチプレクサ５６で選択された２ｍビットのアドレスの
一方のｍビットのアドレスがマルチプレクサ５９に与え
られる。マルチプレクサ５９はラッチ５３の出力とマル
チプレクサ５６の出力とを選択して上位アドレス端子１
４に出力する。ラッチ５４にラッチされた２ｍビットの
アドレスは２分割されてマルチプレクサ６０に与えられ
るとともに、マルチプレクサ５６の２ｍビットのアドレ
スがマルチプレクサ６０に与えられる。マルチプレクサ
６０はラッチ５４の出力とマルチプレクサ５６の出力と
を選択して下位のアドレス端子１５に出力する。
第３図はこの発明の一実施例においてプロセッサが単独
で動作するときのタイミング図であり、第４図はプロセ
ッサおよびＤＭＡコントローラが競合したときの動作タ
イミング図である。
で動作するときのタイミング図であり、第４図はプロセ
ッサおよびＤＭＡコントローラが競合したときの動作タ
イミング図である。
次に、第１図ないし第４図を参照して、この発明の一実
施例の具体的な動作について説明する。
施例の具体的な動作について説明する。
プロセッサデータバス６に出力された２ｎビツトのデー
タはラッチ５１にラッチされ、ラッチされた２ｎビツト
のデータはマルチプレクサ５５によって選択され、たと
えば上位ｎビットのデータがマルチプレクサ５７で選択
され、第３図（Ｃ）に示すように、タイミングｔ１にお
いて上位データ端子１２に出力され、下位ｎビットのデ
ータがマルチプレクサ５８で選択され、第３図（ｄ）に
示すようにタイミングｔ１で下位データ端子１３に出力
される。
タはラッチ５１にラッチされ、ラッチされた２ｎビツト
のデータはマルチプレクサ５５によって選択され、たと
えば上位ｎビットのデータがマルチプレクサ５７で選択
され、第３図（Ｃ）に示すように、タイミングｔ１にお
いて上位データ端子１２に出力され、下位ｎビットのデ
ータがマルチプレクサ５８で選択され、第３図（ｄ）に
示すようにタイミングｔ１で下位データ端子１３に出力
される。
一方、プロセッサアドレスバス８に出力された２ｍビッ
トのアドレスはラッチ５３にラッチされ、ラッチされた
２ｍビットのアドレスはマルチプレクサ５６によって選
択され、たとえば上位ｍビットのアドレスがマルチプレ
クサ５９で選択され、第３図（ａ）に示すタイミングｔ
１で上位アドレス端子１４に出力され、下位ｍビットの
アドレスがマルチプレクサ６０で選択され、第３図（ｂ
）に示すようにタイミングｔ１で下位アドレス端子１５
に出力される。このように、プロセッサが単独で動作す
る場合には、２ｍビットのデータが上位と下位とに分割
されて同時に転送され、２ｍビットのプロセッサアドレ
スも同様にして、上位と下位とに分割され同時に上位ア
ドレス端子１４と下位アドレス端子１５に出力される。
トのアドレスはラッチ５３にラッチされ、ラッチされた
２ｍビットのアドレスはマルチプレクサ５６によって選
択され、たとえば上位ｍビットのアドレスがマルチプレ
クサ５９で選択され、第３図（ａ）に示すタイミングｔ
１で上位アドレス端子１４に出力され、下位ｍビットの
アドレスがマルチプレクサ６０で選択され、第３図（ｂ
）に示すようにタイミングｔ１で下位アドレス端子１５
に出力される。このように、プロセッサが単独で動作す
る場合には、２ｍビットのデータが上位と下位とに分割
されて同時に転送され、２ｍビットのプロセッサアドレ
スも同様にして、上位と下位とに分割され同時に上位ア
ドレス端子１４と下位アドレス端子１５に出力される。
次に、競合動作時には、プロセッサデータバス６に出力
された２ｎビツトのデータはラッチ５１にラッチされ、
ＤＭＡデータバス７に出力された２ｎビツトのＤＭＡデ
ータはラッチ５２にラッチされ、プロセッサアドレスバ
ス８に出力された２ｍビットのプロセッサアドレスはラ
ッチ５３にラッチされ、ＤＭＡアドレスバス９に出力さ
れた２ｍビットのアドレスはラッチ５４にラッチされる
。
された２ｎビツトのデータはラッチ５１にラッチされ、
ＤＭＡデータバス７に出力された２ｎビツトのＤＭＡデ
ータはラッチ５２にラッチされ、プロセッサアドレスバ
ス８に出力された２ｍビットのプロセッサアドレスはラ
ッチ５３にラッチされ、ＤＭＡアドレスバス９に出力さ
れた２ｍビットのアドレスはラッチ５４にラッチされる
。
ラッチ５１にラッチされたプロセッサデータはｎビット
ずつに分割されてマルチプレクサ５７に与えられる。ラ
ッチ５２にラッチされたＤＭＡデータも同様にしてｎビ
ットずつ分割されてマルチプレクサ５８に与えられる。
ずつに分割されてマルチプレクサ５７に与えられる。ラ
ッチ５２にラッチされたＤＭＡデータも同様にしてｎビ
ットずつ分割されてマルチプレクサ５８に与えられる。
マルチプレクサ５７は分割されたｎビットのデータのう
ちの上位のｎビットのデータを第４図（ｃ）に示すよう
に、タイミングｔ５で上位データ端子１２に出力し、下
位のｎビットのデータをタイミングｔ６で時分割的に下
位データ端子１３へ出力する。同様にして、マルチプレ
クサ５８は分割されたｎビットのＤＭＡデータのうちの
下位のｎビットのデータを下位データ端子１３にタイミ
ングｔ６で時分割的に出力する。
ちの上位のｎビットのデータを第４図（ｃ）に示すよう
に、タイミングｔ５で上位データ端子１２に出力し、下
位のｎビットのデータをタイミングｔ６で時分割的に下
位データ端子１３へ出力する。同様にして、マルチプレ
クサ５８は分割されたｎビットのＤＭＡデータのうちの
下位のｎビットのデータを下位データ端子１３にタイミ
ングｔ６で時分割的に出力する。
一方、ラッチ５３にラッチされた２ｍビットのプロセッ
サアドレスはｍビットずつに分割されてマルチプレクサ
５９に与えられる。マルチプレクサ５９は最初に分割さ
れたｍビットのプロセッサアドレスを選択し、第４図（
ａ）に示すようにタイミングｔ４で上位アドレス端子１
４に出力し、次に残るｍビットのプロセッサアドレスの
他方を選択し、タイミングｔ５で上位アドレス端子１４
に時分割的に出力する。また、ラッチ５４にラッチされ
た２ｍビットのＤＭＡアドレスはｍビットずつに分割さ
れてマルチプレクサ６０に与えられる。マルチプレクサ
６０は最初に上述の分割されたｍビットのアドレスをタ
イミングｔ４で選択して、下位アドレス端子１５に出力
し、その後桟るｍビットのアドレスの他方を選択し、下
位アドレス端子１５に時分割的に出力する。
サアドレスはｍビットずつに分割されてマルチプレクサ
５９に与えられる。マルチプレクサ５９は最初に分割さ
れたｍビットのプロセッサアドレスを選択し、第４図（
ａ）に示すようにタイミングｔ４で上位アドレス端子１
４に出力し、次に残るｍビットのプロセッサアドレスの
他方を選択し、タイミングｔ５で上位アドレス端子１４
に時分割的に出力する。また、ラッチ５４にラッチされ
た２ｍビットのＤＭＡアドレスはｍビットずつに分割さ
れてマルチプレクサ６０に与えられる。マルチプレクサ
６０は最初に上述の分割されたｍビットのアドレスをタ
イミングｔ４で選択して、下位アドレス端子１５に出力
し、その後桟るｍビットのアドレスの他方を選択し、下
位アドレス端子１５に時分割的に出力する。
上述のごとく、この実施例によれば、プロセッサとＤＭ
Ａコントローラ３が競合しても、プロセッサデータ、Ｄ
ＭＡデータ、プロセッサアドレスおよびＤＭＡアドレス
をそれぞれｎビット、ｍビットずつ時分割的に転送する
ようにしたので、−方をウェイトすることなく転送する
ことができる。
Ａコントローラ３が競合しても、プロセッサデータ、Ｄ
ＭＡデータ、プロセッサアドレスおよびＤＭＡアドレス
をそれぞれｎビット、ｍビットずつ時分割的に転送する
ようにしたので、−方をウェイトすることなく転送する
ことができる。
第５Ａ図および第５Ｂ図はこの発明のさらに他の実施例
を示す外部インターフェイス回路のブロック図である。
を示す外部インターフェイス回路のブロック図である。
特に、第５Ａ図はデータ転送部分を示し、第５Ｂ図はア
ドレス転送部分を示し、いずれも双方向でデータとアド
レスとを転送できるようにしたものである。
ドレス転送部分を示し、いずれも双方向でデータとアド
レスとを転送できるようにしたものである。
第５Ａ図に示すデータ転送部分は第２図と同様にして、
ラッチ５１． ５２．マルチプレクサ５５゜５７．５８
を含む。マルチプレクサ５７と上位データ端子１２との
間には入力バッファ６１と出力ドライステートバッフ７
６２との並列回路が接続される。出力ドライステートバ
ッフ７６２は、マルチプレクサ５７の出力を上位データ
端子１２に与えるものであり、入力バッファ６１は上位
データ端子１２に与えたｎビットのデータをシリアル／
パラレル変換部６５に与えるものである。シリアル／パ
ラレル変換部６５はｎビットのシリアルデータをパラレ
ルデータに変換してデマルチプレクサ６６に与える。デ
マルチプレクサ６６はデータを選択してプロセッサデー
タバス６またはデマルチプレクサ６７に与え、デマルチ
プレクサ６７は与えられたデータをプロセッサデータバ
ス６またはＤＭＡデータバス７に出力する。
ラッチ５１． ５２．マルチプレクサ５５゜５７．５８
を含む。マルチプレクサ５７と上位データ端子１２との
間には入力バッファ６１と出力ドライステートバッフ７
６２との並列回路が接続される。出力ドライステートバ
ッフ７６２は、マルチプレクサ５７の出力を上位データ
端子１２に与えるものであり、入力バッファ６１は上位
データ端子１２に与えたｎビットのデータをシリアル／
パラレル変換部６５に与えるものである。シリアル／パ
ラレル変換部６５はｎビットのシリアルデータをパラレ
ルデータに変換してデマルチプレクサ６６に与える。デ
マルチプレクサ６６はデータを選択してプロセッサデー
タバス６またはデマルチプレクサ６７に与え、デマルチ
プレクサ６７は与えられたデータをプロセッサデータバ
ス６またはＤＭＡデータバス７に出力する。
下位データ端子１３とマルチプレクサ５８との間には大
力バッファ６３と出力ドライステートバッファ６４との
並列回路が接続される。出力ドライステートバッファ６
４はマルチプレクサ５８の出力を下位データ端子１３に
与えるものであり、入力バッフ７６３は下位データ端子
１３に入力されたｎビットのデータをシリアル／パラレ
ル変換部６８に与える。シリアル／パラレル変換部６８
はｎビットのシリアルデータをパラレルデータに変換し
てデマルチプレクサ６９に与える。デマルチプレクサ６
９はデータをＤＭＡデータバス７またはデマルチプレク
サ７０に与える。デマルチプレクサ７０は与えられたデ
ータをプロセッサデータバス６またはＤＭＡデータバス
７に出力する。
力バッファ６３と出力ドライステートバッファ６４との
並列回路が接続される。出力ドライステートバッファ６
４はマルチプレクサ５８の出力を下位データ端子１３に
与えるものであり、入力バッフ７６３は下位データ端子
１３に入力されたｎビットのデータをシリアル／パラレ
ル変換部６８に与える。シリアル／パラレル変換部６８
はｎビットのシリアルデータをパラレルデータに変換し
てデマルチプレクサ６９に与える。デマルチプレクサ６
９はデータをＤＭＡデータバス７またはデマルチプレク
サ７０に与える。デマルチプレクサ７０は与えられたデ
ータをプロセッサデータバス６またはＤＭＡデータバス
７に出力する。
第５Ｂ図に示したアドレス転送部は第５Ａ図に示したデ
ータ転送部と同様にして構成される。すなわち、第２図
に示したラッチ５３．５４．マルチプレクサ５６，５９
．６０に加えて入カバッフ７７１．７３と、出力ドライ
ステートバッファ７２，７４と、シリアル／パラレル変
換部７５．７８と、デマルチプレクサ７６．７７．７９
および８０を含む。
ータ転送部と同様にして構成される。すなわち、第２図
に示したラッチ５３．５４．マルチプレクサ５６，５９
．６０に加えて入カバッフ７７１．７３と、出力ドライ
ステートバッファ７２，７４と、シリアル／パラレル変
換部７５．７８と、デマルチプレクサ７６．７７．７９
および８０を含む。
次に、競合のない場合のデータの転送について説明する
。なお、プロセッサデータバス６またはＤＭＡデータバ
ス７から上位データ端子１２または下位データ端子１３
への転送は出力ドライステートバッファ６２．６４を介
して行なう点のみが第２図に示した実施例と異なるだけ
であるためその説明を省略し、上位データ端子１２．下
位データ端子１３からのデータをプロセッサデータバス
６またはＤＭＡデータバス７に転送する場合の動作につ
いて説明する。上位データ端子１２および下位データ端
子１３にそれぞれｎビットのデータが入力されると、こ
のデータは入力バッファ６１゜６３を介してシリアル／
パラレル変換部６５，６８に与えられてパラレルデータ
に変換される。パラレルデータはデマルチプレクサ６６
６９によってデマルチプレクサ６７．７０に転送され、
このデマルチプレクサ６７．７０によってプロセッサデ
ータバス６にデータが転送される。ＤＭＡデータを転送
するときも同様にして、デマルチプレクサ６７．７０に
よってＤＭＡデータバス７に出力される。
。なお、プロセッサデータバス６またはＤＭＡデータバ
ス７から上位データ端子１２または下位データ端子１３
への転送は出力ドライステートバッファ６２．６４を介
して行なう点のみが第２図に示した実施例と異なるだけ
であるためその説明を省略し、上位データ端子１２．下
位データ端子１３からのデータをプロセッサデータバス
６またはＤＭＡデータバス７に転送する場合の動作につ
いて説明する。上位データ端子１２および下位データ端
子１３にそれぞれｎビットのデータが入力されると、こ
のデータは入力バッファ６１゜６３を介してシリアル／
パラレル変換部６５，６８に与えられてパラレルデータ
に変換される。パラレルデータはデマルチプレクサ６６
６９によってデマルチプレクサ６７．７０に転送され、
このデマルチプレクサ６７．７０によってプロセッサデ
ータバス６にデータが転送される。ＤＭＡデータを転送
するときも同様にして、デマルチプレクサ６７．７０に
よってＤＭＡデータバス７に出力される。
次に、競合を発生した場合の動作について説明する。ま
ず、ｎビットのプロセッサデータが上位データ端子１２
から入力バッフ７６１を介してシリアル／パラレル変換
部６５に与えられる。一方、ｎビットのＤＭＡデータは
下位データ端子１３から入力バッファ６３を介してシリ
アル／パラレル変換部６８に与えられる。続いて、後半
のｎビットのプロセッサデータが入力バッファ６１を介
してシリアル／パラレル変換部６５に与えられ、ｎビッ
トのＤＭＡデータが入力バッファ６３を介してシリアル
／パラレル変換部６８に与えられる。
ず、ｎビットのプロセッサデータが上位データ端子１２
から入力バッフ７６１を介してシリアル／パラレル変換
部６５に与えられる。一方、ｎビットのＤＭＡデータは
下位データ端子１３から入力バッファ６３を介してシリ
アル／パラレル変換部６８に与えられる。続いて、後半
のｎビットのプロセッサデータが入力バッファ６１を介
してシリアル／パラレル変換部６５に与えられ、ｎビッ
トのＤＭＡデータが入力バッファ６３を介してシリアル
／パラレル変換部６８に与えられる。
シリアル／パラレル変換部６５は時分割で送られてきた
ｎビットずつのプロセッサデータを２ｎビツトのデータ
フォーマットに変換した後に、デマルチプレクサ６６を
介してプロセッサデータバス６に転送する。同様にして
、ＤＭＡデータはシリアル／パラレル変換部６８によっ
て、ｎビットずつ時分割で送られてきたデータを２ｎビ
ツトのデータフォーマットに変換した後、デマルチプレ
クサ６９によってＤＭＡデータバス７に転送される。
ｎビットずつのプロセッサデータを２ｎビツトのデータ
フォーマットに変換した後に、デマルチプレクサ６６を
介してプロセッサデータバス６に転送する。同様にして
、ＤＭＡデータはシリアル／パラレル変換部６８によっ
て、ｎビットずつ時分割で送られてきたデータを２ｎビ
ツトのデータフォーマットに変換した後、デマルチプレ
クサ６９によってＤＭＡデータバス７に転送される。
なお、上述の説明では、ｎビットずつのプロセッサデー
タが上位データ端子１２からプロセッサデータバス６に
転送され、下位データ端子１３からＤＭＡデータバス７
にＤＭＡデータが転送される場合の動作について説明し
たが、プロセッサデータが上位データ端子１２からプロ
セッサデータバス６に転送しているとき、ＤＭＡデータ
バス７から下位データ端子１３にＤＭＡデータを転送す
るようにしてもよい。
タが上位データ端子１２からプロセッサデータバス６に
転送され、下位データ端子１３からＤＭＡデータバス７
にＤＭＡデータが転送される場合の動作について説明し
たが、プロセッサデータが上位データ端子１２からプロ
セッサデータバス６に転送しているとき、ＤＭＡデータ
バス７から下位データ端子１３にＤＭＡデータを転送す
るようにしてもよい。
なお、第５Ｂ図に示したアドレス転送部分もデータ転送
部分と同様の動作を行なう。また、データ転送部分は第
５Ａ図に示すように構成し、アドレス転送部分は第２図
に示したアドレスセンス部分を用いるように構成しても
よい。
部分と同様の動作を行なう。また、データ転送部分は第
５Ａ図に示すように構成し、アドレス転送部分は第２図
に示したアドレスセンス部分を用いるように構成しても
よい。
［発明の効果］
以上のように、この発明によれば、競合のない場合には
２０ビツトのデータまたはアドレスを２ｎビツトのデー
タ端子またはアドレス端子から一度に出力し、競合のあ
る場合には、２ｎビツトのデータまたはアドレスをｎビ
ットのデータ端子またはアドレス端子から時分割で出力
するようにしたので、一方をウェイト状態にすることな
く、プロセッサとＤＭＡコントローラのそれぞれのデー
タまたはアドレスを出力することができ、高い転送効率
を得ることができる。さらに、この効果を得るための回
路構成はわずかな付加回路を追加するだけで済む。
２０ビツトのデータまたはアドレスを２ｎビツトのデー
タ端子またはアドレス端子から一度に出力し、競合のあ
る場合には、２ｎビツトのデータまたはアドレスをｎビ
ットのデータ端子またはアドレス端子から時分割で出力
するようにしたので、一方をウェイト状態にすることな
く、プロセッサとＤＭＡコントローラのそれぞれのデー
タまたはアドレスを出力することができ、高い転送効率
を得ることができる。さらに、この効果を得るための回
路構成はわずかな付加回路を追加するだけで済む。
第１図はこの発明の一実施例の全体の構成を示す概略ブ
ロック図である。第２図は第１図に示した外部インター
フェイス回路の具体的なブロック図である。第３図およ
び第４図は第２図に示した外部インターフェイス回路の
転送タイミングを示すタイミング図である。第５Ａ図お
よび第５Ｂ図はこの発明のさらに他の実施例を示す外部
インク−フェイス回路のブロック図である。第６図は従
来のＤＭＡコントローラを内蔵したプロセッサの全体の
構成を示す概略ブロック図である。第７図は第６図に示
した外部インターフェイス回路のブロック図である。第
８図は第７図に示した外部インターフェイス回路の動作
を説明するためのタイミング図である。 図において、１はプロセッサ、２はロジック部、３はＤ
ＭＡコントローラ、４は内部データメモリ、６はプロセ
ッサデータバス、７はＤＭＡデータバス、８はプロセッ
サアドレスバス、９はＤＭＡアドレスバス、５１〜５４
はラッチ、５５〜６０はマルチプレクサ、６１．６３，
７１．７３は入力バッファ、６２．６４．７２．７４は
出力ドライステートバッフ７．６５．６８はシリアル／
パラレル変換部、６６．６７．６９．７０はデマルチプ
レクサを示す。
ロック図である。第２図は第１図に示した外部インター
フェイス回路の具体的なブロック図である。第３図およ
び第４図は第２図に示した外部インターフェイス回路の
転送タイミングを示すタイミング図である。第５Ａ図お
よび第５Ｂ図はこの発明のさらに他の実施例を示す外部
インク−フェイス回路のブロック図である。第６図は従
来のＤＭＡコントローラを内蔵したプロセッサの全体の
構成を示す概略ブロック図である。第７図は第６図に示
した外部インターフェイス回路のブロック図である。第
８図は第７図に示した外部インターフェイス回路の動作
を説明するためのタイミング図である。 図において、１はプロセッサ、２はロジック部、３はＤ
ＭＡコントローラ、４は内部データメモリ、６はプロセ
ッサデータバス、７はＤＭＡデータバス、８はプロセッ
サアドレスバス、９はＤＭＡアドレスバス、５１〜５４
はラッチ、５５〜６０はマルチプレクサ、６１．６３，
７１．７３は入力バッファ、６２．６４．７２．７４は
出力ドライステートバッフ７．６５．６８はシリアル／
パラレル変換部、６６．６７．６９．７０はデマルチプ
レクサを示す。
Claims (1)
- 【特許請求の範囲】 ２ｎｂ（ｂ≧１）のプロセッサデータバスと、２ｎｂの
ＤＭＡデータバスと、２ｍｂ（ｍ≧１）のプロセッサア
ドレスバスと、２ｍｂのＤＭＡアドレスバスのそれぞれ
に個別的に接続され、各バスに与えられるデータおよび
アドレスを記憶する記憶手段、 前記複数のラッチ手段にラッチされたプロセッサデータ
とＤＭＡデータとのいずれか一方およびプロセッサアド
レスとＤＭＡアドレスのいずれか一方を選択するための
第１の選択手段、および前記第１の選択手段の出力およ
び前記各ラッチ手段出力の２ｎｂのデータと２ｍｂのア
ドレスとがそれぞれｎｂ、ｍｂに分割されて３入力とし
て与えられる第２の選択手段を備え、 プロセッサとＤＭＡコントローラとが競合したときに、
一方を待機状態にすることなくデータとアドレスとが転
送されるようにしたことを特徴とする、ＤＭＡコントロ
ーラを内蔵した処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179102A JPH0470946A (ja) | 1990-07-04 | 1990-07-04 | Ｄｍａコントローラを内蔵した処理装置 |
| US07/725,117 US5136701A (en) | 1990-07-04 | 1991-07-03 | Processing unit containing DMA controller having concurrent operation with processor wherein addresses and data are divided into two parts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179102A JPH0470946A (ja) | 1990-07-04 | 1990-07-04 | Ｄｍａコントローラを内蔵した処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470946A true JPH0470946A (ja) | 1992-03-05 |
Family
ID=16060067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179102A Pending JPH0470946A (ja) | 1990-07-04 | 1990-07-04 | Ｄｍａコントローラを内蔵した処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5136701A (ja) |
| JP (1) | JPH0470946A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3608804B2 (ja) * | 1993-05-14 | 2005-01-12 | 株式会社ソニー・コンピュータエンタテインメント | バス制御装置 |
| US5627991A (en) * | 1993-12-28 | 1997-05-06 | Intel Corporation | Cache memory having a multiplexor assembly for ordering output on a data chunk basis |
| JP3579843B2 (ja) * | 1994-10-24 | 2004-10-20 | 日本テキサス・インスツルメンツ株式会社 | ディジタル信号処理装置 |
| JP3313007B2 (ja) * | 1995-04-14 | 2002-08-12 | 三菱電機株式会社 | マイクロコンピュータ |
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
| US6049845A (en) * | 1997-11-05 | 2000-04-11 | Unisys Corporation | System and method for providing speculative arbitration for transferring data |
| US7570651B2 (en) * | 2004-06-16 | 2009-08-04 | Siamack Haghighi | High-performance reconfigurable interconnect for concurrent operation of multiple systems |
| JP2008165485A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 半導体装置及びバッファ制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63216170A (ja) * | 1987-03-05 | 1988-09-08 | Mitsubishi Electric Corp | デイジタル信号処理プロセツサ |
| EP0554917B1 (en) * | 1987-06-05 | 1998-05-06 | Mitsubishi Denki Kabushiki Kaisha | Digital signal processing system having two instruction memories accessed by a processor under control of host |
-
1990
- 1990-07-04 JP JP2179102A patent/JPH0470946A/ja active Pending
-
1991
- 1991-07-03 US US07/725,117 patent/US5136701A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5136701A (en) | 1992-08-04 |
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