JPS59158168A

JPS59158168A - 画像のサイズ変換装置

Info

Publication number: JPS59158168A
Application number: JP58030702A
Authority: JP
Inventors: 「よし」田　隆; Takashi Yoshida; Masakatsu Fujie; 正克藤江; Junichi Matsuno; 松野　順一; Hideyuki Ouchi; 秀之大内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-02-28
Filing date: 1983-02-28
Publication date: 1984-09-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、光学系を用いず、ディジタル屓算によシ、画
像を縮小および拡大する装置に係シ、特に、ファクシミ
リ画像を縮小および拡大するのに好適な、マイクロコン
ピュータによる実時間処理を可能としたサイズ変換装置
に関する。

〔発明の背景〕

画像のサイズを拡大したシ、縮小したシする場合、一般
には光学系を用いて縮小および拡大を行なっている関係
上、装置が大型複雑化している。

更に縮小および拡大率の変更には複雑な機構が必要であ
る。

〔発明の目的〕

本発明は、ディジタル演算により、回線で伝送されてく
るシリアル画像データを、実時間で縮小および拡大する
だめのサイズ変換装置を提供することにある。

〔発明の概要〕

本発明は、実時間でデータ処理を実行するために、次の
ような特徴がある。

（１）　　データの入力部、演算部、出力部が独立で動
作できる。すなわち、ｎ番目のデータを演算している間
に、ｎ＋１番目のデータを入力し、また、ｎ　−１番目
の処理データを出力することができる。

（２）処理方法に応じて、入力するデータおよび出力デ
ータのビット構成を可変とする。

（３）変換テーブルを用いて縮小、拡大する。

〔発明の実施例〕

本発明をファクシミリに応用した一実施例を説明する。

第１図は本発明の全体の構成を示す。第１図は、縮小お
よび拡大の演算を行なうためのＣＰＵ　（演算部）１、
変換前および変換後の画素データを格納するＲＡＭ　（
ランダムアクセスメモリ）２、演算の手順（第６図に示
す）および変換テーブル（第７図に示す）を格納するＲ
ＯＭ（１，１＝ドオンリーメモリン３、データバス４、
アドレスバス５、コントロールバス６からなるマイクロ
コンピュータ１８を持つ。更にノリアル・パラレル変換
部のＲＡＭ　（第２図の３５に示す）からマイクロコン
ピュータ１８のＲＡＭ２へデータを直接転送する機能お
よびＲＡＭ２からパラレル・シリアル変換部のＲ，ＡＭ
　（第３図に７５と示す）へデータを直接転送する機能
を有するＤＭＡコントローラ７と、シリアルに送られて
くるライン画素信号を０１　ビットのパラレルデータに
変換しメモリに格納するためのシリアル・パラレル変換
部８と、変換後の０２ビツトのパラレルデータをシリア
ルなライン画素信号に変換するためのパラレル・シリア
ル変換部９と、電話回線１７で送られてくるファクシミ
リ信号からライン画素信号１０、ｌライン転送りロック
１１．１ライン記録スタ一ト信号１２を得るためのファ
クシミリ送受信記録部１６および、同記録部に本発明に
よシ処理した縮小および拡大画像信号を送るための変換
後のライン画素信号１３．１ライン転送りロック１４．
１ライン記録スタ一ト信号１５を持つ。

第２図は第１図で示したシリアル・パラレル変換部８の
具体例を示す。同回路は、第４図に示すようにシリアル
な１ライン画素信号（ラインデータ）２１をＢｏ”Ｂ□
−ｋにビットのノくラインデータに変換し内部のメモリ
３５に格納する機能と、格納したメモリデータをマイク
ロコンピュータのメモリ２へ転送する機能とがある。こ
のメモリ３５のアドレスはアドレスカウンタ３７の計数
値が指定する。アドレスカウンタ３７は（ｎ−ｋ　＋１
２個の転送りロックごとに発生するアドレスカウントク
ロックを計数する。転送りロックは、１個毎にライン画
素信号（テーク）２１を、運んでくる故に、結局、（ｎ
−に＋ＩＪビットのデータ取込み毎にアドレスカウント
クロックが発生し、直前の（ｎ　−ｋ　十１　）ビット
データＢＯ〜Ｂｎ−ｋをメモリ３５に格納することにな
る。更に、アドレスカウンタ３７は、ＤＭＡ転送でマイ
コ／１８のメモリ２ヘデータを転送する際には、メモリ
３５のアドレスを指定する。

第２図の構成を説明する。本実施例はシリアルデータを
パラレルデータに変換するシリアル・イノ・パラレルア
ウトシフトレジスタ（ＳＩＰＯ）３１Ｘ　５ＩＰＯ３１
のデータ３２をデータバス３４に接続および切断するた
めのバスコントローラ３３、メモリ３５のデータ３４を
マイクロコンピュータのパスライン４４に接続および切
断するだめのバスコントローラ４３、パラレルに変換し
た画素信号３４を記憶するメモリ３５、このメモリにア
ドレス３６を供給するアドレスカウンタ３７、パラレル
データのビット数の構成を制御するワードカウンタ２７
．８ＩＰＯ３１の入力となるライン画素信号２Ｌ　５Ｉ
ＰＯ３１およびワードカウンタ２７の入力となる１ライ
ン転送りロツり２２、ワードカウンタ２７５よびアドレ
スカウンタ３７をクリアする１ライン記録スタート１ｇ
号２３か喧よる。しｔＬらの信号である１ライン画素信
号２１、ライン転送タロツク２２．１ライン記録スタ一
ト信号２３の関係を第８図に示す。ＤＭＡ転送りロック
２４はメ七り３５からＲＡＭ２へデータを転送するだめ
の転送りロックでクロック切換ゲート２９にょシアドレ
スカウンタ３７に加えられ、メモリアドレスを指定する
。転送制御信号２５は、ライン画素信号２１のデータを
メモリ３５へ記憶する場合とメモリ３５のデータをＩ（
、ＡＩＶ２へ転送する場合において、タロツク切換ゲー
ト、メモリ３５のリード／ライト、パスコントローラ３
３．４３の状態をそれぞれ制御する。ワード制御信号２
６は、パラレルデータのビット数を指定する信号で、ワ
ードカウンタ２７およびバスコントローラ３３に加えら
れる。

まず、ライン画素信号２１のデータをメモリ３５に記憶
する場合のシリアル・パラレル変換動作について説明す
る。この時のシリアルデータをパラレルデータに変換し
、メモリ３５へ記憶するデータの変換状態を第４図に示
す。

第２図に２いて転送制御信号２５がケート制御ロジック
３９に加えられ、クロック切換ゲート２９はワードカウ
ンタキャリー信号２８をアドレスカウンタ３７のクロッ
ク入力に接、比するように切換わる。メモリ３５は、メ
モリ・リード／ライト信号４０によりライト状態となる
。バスコントローラ３３はパラレルデータ３２の内ヴー
ド制御悟号２６で指定されたビットをデータバス３４に
接続し、他のビットはＬｌ　ｏ）Ｊにする。データバス
３４の担当ビットは′０″となる。パスコントローラ４
３は、切断する。

まず、１ライン記録スタ一ト信号２３にょ９、ワードカ
ウンタ２７およびアドレスカウンタ３７を０にする。１
ライン転送りロック２２にょ９、ライン画素信号は、１
ビツトずつシフトさｎ５ＩＰＯシフトレジスタ３１に入
力され、パラレルデータ３２となる。ワードカウンタ２
７は、ワード制御信号２６で指定されるビット数だけク
ロック２２をカウントし、キャリークロック２８を発生
する動作をくシ返す。このキャリークロック２８は、ア
ドレスカウンタ３７のクロック３ｏとなり、カウンタ３
７を計数する。カウンタ３７の出力３６は、メモリ３５
のアドレスとなる。このようにしてキャリークロック２
８が発生するたびに、５ＩＰＯシフトレジスタ３１のデ
ータ３２がメモリ３５のアドレスカウンタ３７で示され
る番地に記憶できる。

次に、メモリ３５のデータをマイクロコンピュータ１８
のメモリ２へＤＭＡ転送する場合の動作について説明す
る。

前記状態でアドレス３６が最高カウント値になったこと
を人力ＥＮＤ検出回路４５で検出し、ＤＭＡ要求信号４
６をＤＭＡコントローラ７に送る。

ＤＭＡコントローラ７は、メモリ３５からメモリ２へＤ
　Ｍ　Ａ転送を行なうため、マイクロコンピュータ１８
のＣＰＵＩを停止、ＣＰＵ１．几ＯＭ３に接沈するデー
タバス４、アドレスバス５を切断する。また、ＲＡＭ２
をライト状態にする。

転送制御信号２５によりゲート制御ロジック３９は、ク
ロック切換ゲート２９をＤＭＡ転送りロック２４がアド
レスカウンタ３７の入力クロックとなるように切換わる
。アドレスカウンタ３７を０にクリアする。メモリ３５
をリード状態にする。パスコントローララ３３　’ｒ切
断、ハスコントローラ４３をＯＮにして、データバス３
４をデータバス４４に接続する。これで、ＲＡＭ２とメ
モリ３５のデータバスは接続された。

次に、ＤＭＡコントローラ７は、ＲＡＭ２に対して書き
込みのためのアドレス信号をアドレスバスに出力する。

このアドレス信号は、第９図に示すようにＤＭＡ転送り
ロック２４に同期して出力され、１番地ずつアドレスを
変化させる。

−万、アドレスカウンタ３７は、ＤＭ’Ａ転送りロック
２４によｐ動作し、メモリ３５に対するアドレス３６を
発生する。メモリ３５は、このアドレス３６に相当する
。メモリ番地の内容をデータバス３４に出力する。

以上の動作によυ、メモリ３５の内容は、ＲＡＭ２に書
き込まれる。メモリ３５のすべての内容が、１−１．Ａ
Ｍ２に転送されたならば、ＤＭＡコントローラ７は、動
作を停止し、マイクロコンピュータ１８、転送制御信号
２５をもとの状態に戻す。従って、シリアル・パラレル
変換部８は、再ひシリアル・パラレル変換動作となる。

このようにして、同変換部８は、シリアル・パラレル変
換動作とＤＭＡ動作を交互に繰り返す。

次に、第３図に示すパラレル・シリアル変換部９につい
て説明する。同変換部９は、ＤＭＡ動作でＲＡＭ２の内
容をメモリ７５に転送する作用と、メモリ７５の内容を
ファクシミリの画像信号としてシリアル出力する作用の
２つがある。なお、シリアル出力時の、１ライン画素信
号８１と同時に出力する１ライン転送りロック８３．１
ライン記録スタ一ト信号８４の関係を第１０図に示す。

第３図の構成は、クロック信号６１、ＤＭＡ転送りロッ
ク６２、転送制御信号６４、ワード制御信号６５、デー
タバス７３の容入力信号ラインと、ライン画素信号８１
、転送りロック８３、記録スタート信号８４の各出力信
号ラインと、データバス７４のパラレルデータをシリア
ルデータ８１に変換するパラレル・イン・シリアル・ア
クト・シフトレジスタＰＩＳＯ７２、マイクロコンビ、
ユータ１８で処理したＲＡＭ２のデータｋＤＭＡ転送に
より記憶するメモリ７５、同メモリのアドレスを指定す
るアドレスカウンタ７７、同カウンタへの人力クロック
を切換えるクロック切換えゲート６８、シリアルデータ
のシフト数をカウントするワードカウンタ６６、各テバ
イスの動作状態を制御するゲート制御ロジック６９、転
送りロック８３．１ライン記録スタ一ト信号８４會制御
するための転送りロックゲート８２、データバス４（７
３）をデータバス７４に接続又は切断するためのバスコ
ントローラ８５からなる。

ＤＭＡ動作について説明する。転送制御信号６４によシ
ゲート制御ロジック６９は、制御信号７０．７６．７８
，７９．８０を発生し、クロック切換ゲート６８をＤＭ
Ａ転送りロック６２がアドレスカウンタ７７の人力クロ
ックとなるように切換える。アドレスカウンタ７７をク
リアする。

なお、ＤＭＡコントローラ７は、ＲＡＭ２からメモリ７
５へＤＭＡ転送を行なうために、マイクロコンピュータ
１８のＣＰＵＩを停止、ＣＰＵＩおよびＲＯＭ３に接、
１ｔするデータバス４、アドレスバス５を切断する。Ｒ
ＡＭ２をリード状態にする。

次に、ＤＭＡコントローラ７は、ＲＡＭ２に対して読み
出しのだめのアトシス信号をアドレスノくスに出力する
。このアドレス信号は、第１１図に示すようにＤＭＡ転
送りロック６２に同期して出力され、１番地ずつアドレ
スを変化させる。

一方、アドレスカウンタ７７は、ＤＭＡ転送りロック６
２により動作し、メモリ７５に対してアドレス６３を発
生する。メモリ７５は、このアドレス６３に相当するメ
モリ番地にデータノ（スフ４の内容を記憶する。

以上の動作によ、９、ＲＡＭ２の内容は、メモリ７５に
書き込まれる。ＲＡＭ２のすべての内容が、メモリ７５
に転送されたならば、ＤＭＡコントローラ７は、動作を
停止し、マイクロコンピュータ１８、ＲＯＭ３に対する
データバス、アドレスＩ（ス、転送制御信号６４をもと
の状態に戻す。したがって、パラレル・シリアル変換部
９は、〕くラレル・／リアル変換動作に移行する。

次に、パラレル・シリアル変換動作について説明する。

転送制御信号６４によシゲート制御、ロジック６９は、
７０，７６．７８，７９．８０の各制御信号を発生し、
クロック切換ゲート６８を切換えてワードカウンタ６６
のワードカウンタキャリー６７がアドレスカウンタ７７
の入力クロックとなるようにする。また、ワードカウン
タ６６、アドレスカウンタ７７をクリアする。メモリ７
５をリード状態にする。データノくス８５を切断する。

転送りロックゲート８２を開いて、１ライン転送りロッ
ク８３、記録スタート信号８４を出力する。

ワードカウンタ６６は、クロック６１をカウントシ、ワ
ード制御信号６５で指定された数だけカウントしたのち
、ワードカウンタキャリー６７のパルスを発生する動作
を〈シ返し実行する。

このワードカウンタキャリー６７は、アドレスカウンタ
７７の入力クロックとなりメモリ７５のアドレスを指定
する。また、ワードカウンタキャリー６７は、メモリ７
５のデータをＰＩＳＯ７２にロードする。そして、ＰＩ
Ｓ０７２にロードした。パラレルデータは、クロック６
１によりシリアルデータ８１として１＠次シフトされ出
力となる。

また、これと同時に、１ライン転送りロック８３、記録
スタート信号８４が発生する。

このようにして、メモリ７５のパラレルデ〜りは、ンリ
アル悄号に変換され、１ライン画素信号となる。メモリ
７５のデータが全部シリアル信号に変換された時点で、
この動作を終了する。このメモリ７５のパラレルデータ
がシリアルデータになる時のデータの移動状態を図５に
示す。

次に、縮小拡大の演算方法の１例について説明する。第
６図は、演算の手順を示すフローチャート、第７図は、
拡大率４／３倍の変換テーブルの変換前のデータ（アド
レス）と変換後のデータ（メモリ内容）の関係を示す。

変換手順を第６図を用いて説明する。ここで、外部メモ
リＡは、メモリ３５を示す。内部メモリＢｌ、Ｂ２は、
几ＡＭ２を示す。外部メモりＣは、メモリ７５を示す。

ステップ０では、縮小および拡大率に応じたパラレルデ
ータのビット数（語長）を、ワード制御信号２６．６５
に出力する。例えば、４Ｘ３倍ならば、ワード制御信号
２６は、３ビツト、ワード制御信号６５は、４ビツトと
なる。

ステップ１では、シリアル・パラレル変換部のメモ’Ｊ
　Ａに画像データが１ライン分入力されたか判定し、入
力が完了するまで待機する。入力完了でステップ２に進
む。

ステップ２〜ステツプ４では、メモＩＪ　Ａの内容をメ
モリＢ１にＤ　Ｍ　Ａ転送する。

ステップ５では、メモ’ＪＢＩ領域の指定された番地の
パラレルデータこの場合８ビツト構成をアキュムレータ
にセットする。

ステップ６では、このアキュムレータの内容すなわち、
変換前のデータに第７図に示す変換テーブルの格納され
ているアドレスの先頭アドレスを加算する。この結果、
アキュムレータの内容は、変換テーブルのアドレスを指
定できる。次に、この指定したアドレスの内容をアキュ
ムレータにセットする。

この操作により、入力データは、拡大又は縮小された。

ステップ７は、変換処理したアキュムレータの値をメモ
リ領域Ｂ２の指定番地に格納する。

ステップ８は、メモリ領域Ｂｌ、Ｂ２の変換処理を実行
するアドレスを指定するアドレスカウンタを＋１刀口算
する。

ステップ９は、アドレスカウンタの値が、１ライン分の
処理を完了したか全検出する。処理途中であれば、ステ
ップ５に戻る。処理が１ライン完了したならば、ステッ
プ１０に移る。

ステップ１０〜１３では、変換処理後のメモリＢ２の内
容をメモリＣにＤＭＡ転送する。転送終了後は、ステッ
プ１に戻９、再び、新しい画像データの入力を待機する
。

以上の動作をく９返し行なうことにより、画像の縮小又
は、拡大を行なうことができる。ここでは１例として、
ファクシミ＋）について説明したが、テレビ画像等、他
の物にも応用できる。

画像拡大率３／４の場合の画像変換事例を巣１２図に示
す。変換画像を３×３とし、４×４に変換する場合がそ
の該当する１例である。３Ｘ３の画素を４×４に変換す
る場合の変換テーブルの内容を第７図に示す。変換は、
行単位に行ない、第１行目のデータは、変換後は第１行
目のデータとなる。第２行目のデータは、変換後は第２
行目及び第３行目のデータとなる。この第２行目第３行
目のデータは、同一データとする。変換前の第３行目の
データは、変換後は第４行目のデータとなる。

第１２図の３×３のパターン事例では、変換前の第１行
目のデータ”　００１　”　、第２行目のデ〜り”　０
１０”、第３行目のデータ゛′１０１”となる。従って
、第７図の変換テーブルに従えば、変換後は、第１行目
のデータは′”０００１”第２行目及び第３行目のデー
タは°’　０１１０　”、第４行目のデータは”　１０
０１　”となる。

第１３図には、１ライン画素に対する変換前と変換後の
データの相互関係を示す。第１４図には、変換テーブル
を複数個有する場合の変換テーブルの選択事例を示す。

テーブル５００内に４／３拡犬変換テーブル１００．３
／４縮小変換テーブル１０１とを用意しておき、４／３
拡犬か３／４縮小かによってテーブル１００か１０１か
の選択を行なう。但し、３／４の縮小に当っては、第２
行目と第３行目のデータとはＯＲ論理をとり、との０几
論理結果が３／４縮小変換テーブル１０１のアドレスと
なる。３／４の縮小変換テーブルの内容を第１５図に示
す。

以上は、２つの変換テーブルを用意する事例であったが
、３以上の変換テーブルを用意することによって更に多
くの変換が可能である。更に、横方向の変換のみならず
、縦方向の変換についても、縦方向用の変換テーブルを
用意しておくことによって実現可能である。

〔発明の効果〕

本発明によれは、シリアルデータで構成する画像信号を
、ディジタル演算処理によシ縮小又は拡大できる。又、
データの入力部、演算部、出力部が独立に動作するため
、各部の処理をオーバーランプさせることができ、高速
処理ができる。

縮小又は拡大率に応じて、変換前のパラレルデータ、変
換後のパラレルデータのビット構成全可変とするだめ、
データ長をそろえるための処理および不用ビットのマス
ク等の処理が不用になるため、変換処理が高速となる。

【図面の簡単な説明】

第１図は本発明の全体構成図、第２図はシリアル・パラ
レル変換部８の実施例図、第３図はパラレル・シリアル
変換部９の実施例図、第４図はシリアル・パラレル変換
及びＤＭＡ転送を示す図、第５図はパラレル・シリアル
変換及びＤＭＡ転送を示す図、第６図は変換手順のフロ
ーチャート、第７図は変換テーブルの説明図、第８図、
第９図はタイムチャート、第１０図及び第１１図は他の
タイムチャート、第１２図はデータ拡大事例を示す図、
第１３図は１ライン画素の変換前と変換後の関係を示す
図、第１４図は変換テーブル１００を介しての変換事例
の説明図、第１５図はデータ縮小事例を示す図である。１・・・ＣＰＵ、２・・・ＲＡＭ、３・・・ＲＯＭ、７
・・・ＤＭＡコントローラ、８・・・Ｓ−Ｐ変換部、９
・・・Ｐ−８変換部、１６・・・ファクシミリ送受信記
録部、１８・・・マイクロコンピュータ、３１・・・シ
リアル・イン・パラレルシフトレジスタ、３５・・・メ
モリ、３７・アドレスカウンタ、７２・・・パラレルイ
ンシリアルアウトシフトレジスタ、７５・・・メモリ。代理人　弁理士　高橋明夫Ｉ　　ｊ　　図拓４図第５図篤　　６　　図不　７　図 ■　８　　図Ｚ９図了ドＬＡＩ　　　　アドレス乙　　　了トＬメｊ　　　
了トＬｚ４拓ｌθ図不　１１　　　図

Claims

【特許請求の範囲】１、第１の外部メモリと、第２の外部メモリと、１うｆ
ンの画素信号を該外部メモリに取シ込むためのシリアル
・パラレル変換部と、内部メモリの画素データサイズ変
換の演算処理するためのマイクロコンピュータト該マイ
クロコンピュータの内部メモリに上記第１の外部メモリ
からデータを転送するだめの第１のＤＭＡ転送手段と、
縮小・拡大後の画素データを上記マイクロコンピュータ
の内部メモリから上記第２の外部メモリに転送する第２
のＤＭＡ転送手段と、該第２の外部メモリのデータを１
ラインの画素信号に変換するパラレル・シリアル変換部
から構成することを特徴とする画像のサイズ変換装置。２　上記１ラインの画素信号は、ファクシミリ画像用の
１ライン画素信号とする特許請求の範囲第１項記載の画
像のサイズ変換装置。３、第１．第２の外部メモリに記録するパラレル・デー
タのビット数を、拡大又は縮小率によって可変語長とす
ることを特徴とする特許請求の範囲第１項記載の画像の
サイズ変換装置。４、変換前の第２のメモリの内容をｎ１ビット単位で読
み出呟変換テーブルメモリから、０１ピツトの内容に対
応するアドレスの内容を変換後のｎ２ビツトデータとし
て、第２のメモ