DE2921897A1 - Hardware/firmware-dialogsteuerlogik- system - Google Patents

Hardware/firmware-dialogsteuerlogik- system

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DE2921897A1
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DE19792921897
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Richard P Kelly
Richard A Lemay
James C Raymond
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Bull HN Information Systems Italia SpA
Original Assignee
Honeywell Information Systems Italia SpA
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
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Description

Die vorliegende Erfindung bezieht sich auf ein Hardware/Firmware-Dialogsteuerlogik-System nach dem Gattungsbegriff des Anspruches 1.
Hardware-Adapter sind bislang beim Nachrichtenaustausch benutzt worden um die Informationsübertragung zwischen einer Nachrichtenübertragungsleitung und einem Datenverbeitungssystem zu erleichtern. Veränderungen hinsichtlich des Nachrichtenumfanges haben große Anforderungen an die Adapter mit sich gebracht. Derartige Anforderungen sind durch eine Vergrößerung des Umfanges der Hardware erfüllt worden, wodurch die Herstellungskosten und der Umfang der Geräte erhöht wurde.
Das Wesen eines Nachrichtendialogs ist eine gleichzeitige bidirektionale Informationsübertragung. Hardwareadapter haben zu diesem Zweck zwei getrennte Systeme benötigt, wobei ein System für Empfangsoperationen und ein System für Sendeoperationen vorgesehen war. Es ist ebenfalls bekannt, dass Nachrichten eine veränderliche Länge aufweisen können und aus Datenbytes mit einem veränderlichen Umfang von Bits bestehen können. Hardwarelösungen besitzen eine sehr begrenzte Flexibilität bei hohen Kosten und hohen Raumanforderungen.
Die mit Hardware-Dialogadaptern verbundenen Probleme sind teilweise durch Dialogsteuerungen überwunden worden, die aus einer Hardwaresteuerung und irgendeiner Form eines Firmware-Steuersystems bestehen. Während hierbei die Duplizierung von gesamten Systemen für die Ermöglichung von sowohl Sende- als auch Empfangsoperationen vermieden wurde, ist der Umfang der benutzten Hardware immer noch sehr beträchtlich auf Grund der unwirksamen Vermischung von Firmware- und Hardwarefunktionen.
Die unwirksame Vermischung von Hardware- und Firmwarefunktionen lässt nur einen begrenzten Raum für Expansionen und Modifikationen. Zusätzlich wurden die Informationsübertragungsgeschwindigkeiten in einem nicht zumutbaren Maß beeinträchtigt, was auf die dominierenden Firmwareanforderungen bei der Behandlung der Steuer- und Statusübertragungen in Verbindung mit einer Datenübertragung zurückzuführen ist. Derartige dominierenden Anforderungen sind durch einen Steueraufbau vergrößert worden, der anstatt auf eine Nachricht auf ein Bit bzw. ein Byte anspricht.
Unerwünschte bzw. ungültige Datennachrichten leisten somit einen Beitrag zu dem Gesamtaufwand in der gleichen Weise wie gültige Nachrichten. Ein weiteres bei bekannten Systemen angetroffenes Problem besteht in dem Verlust von Daten am Ende einer Nachrichtenbandsprosse. Wenn ein Teil-Datenbyte in dem System am Ende einer Nachrichtenbandsprosse vorliegt, kann die Systemoperation beendet werden, sofern der Dialogleitungstakt beendet wird. Die Daten gehen hierbei verloren.
Es ist daher die Aufgabe der vorliegenden Erfindung ein Hardware/Firmware-Dialogsteuerlogiksystem zu schaffen, das eine Funktionserweiterung und eine gewisse Flexibilität aufweist, ohne dass Nachrichten mit unterschiedlicher Länge beschnitten werden und die Datenübertragungsgeschwindigkeit beeinflusst wird.
Die Lösung dieser Aufgabe gelingt gemäß der in den Ansprüchen 1 und 2 gekennzeichneten Erfindung.
Die Erfindung ist auf ein Hardware/Firmware-Dialogleitungs-Steuersystem für die Erleichterung der gleichzeitigen bidirektionalen Übertragung von Daten mit veränderlicher Länge gerichtet. Der Systemaufbau erleichtert in einfacher Weise eine Kapazitätsausweitung und vermittelt eine dynamische Flexibilität.
Auf Grund von Anweisungen eines Dialogprocessors tritt das Steuersystem insbesondere entweder in einen Empfangsmodus oder einen Sendemodus für die Übertragung von Daten zwischen den Dialogprocessor und einem Dialogkanal ein. Datenübertragungen erfolgen unter der Steuerung eines Firmware-Steuersystems, das zusammen mit einem Microprocessor wirkt, um ganze oder Teil-Datenbytes mit einem veränderlichen Umfang von Bits zusammenzusetzen oder aufzutrennen. Jene Systeme, die einen Universal-Microprocessor verwenden, begrenzen die Leistungsfähigkeit des Systems auf diejenige des Microprocessors. Hierbei können nur Datenbytes behandelt werden, die die Bytegröße des Microprocessors oder eine geringere Bytegröße aufweisen.
Das Firmware-Steuersystem und der Microprocessor arbeiten ferner miteinander zusammen, um die Firmware-Microbefehlsgruppe auf Grund von veränderten Bedingungen zu modifizieren, wodurch die Flexibilität des Systems verbessert wird.
Bitfolgen des Datenflusses werden abgefühlt, um den Auftritt von Daten-Bandsprossen und von das Ende der Bandsprosse anzeigenden Bedingungen festzustellen.
Gültige Daten werden von ungültigen Daten unterschieden, und der Datenfluss wird mit dem Beginn einer Bandsprosse in dem Fall erneut synchronisiert, wenn eine Datennachricht ungültig oder anderweitig unerwünscht ist.
In dem Fall, wo partielle Datenbytes in dem Dialogleitungs-Steuersystem vorliegen und ein Ende der Nachrichtenbandsprosse festgestellt wird, wird die Datenübertragung ohne Rücksicht auf den Dialogleitungs-Sende- bzw. Empfangstakt fortgesetzt.
Der Aufbau des Systems erleichtert in einfacher Weise die modulare Ausdehnung der Systemleistung durch das bloße Hinzufügen von Microprocessorchips.
Anhand eines in den Figuren der beiliegenden Zeichnung dargestellten Ausführungsbeispieles sei die Erfindung im Folgenden näher erläutert. Es zeigen:
Figur 1 ein funktionalles Blockdiagramm eines Systems, in welchem die Erfindung Anwendung finden kann;
Figuren 2a bis 2e detaillierte elektrische Schaltkreise des erfindungsgemäßen Systems.
Figur 1 veranschaulicht in einem Blockdiagramm ein Computersystem mit einem Mehrleitungs-Dialogprocessor MLCP-10 in elektrischer Verbindung mit einer Zentraleinheit CPU-11 und einem Hauptspeicher 12, wobei die Verbindung über eine gemeinsame Dialog-Sammelschiene hergestellt wird, die auch als Megabus 13 bezeichnet sei.
Die Sammelschiene 13 bildet einen Informationspfad zwischen irgendwelchen zwei Einheiten des Systems.
Der Pfad weist einen asynchronen Aufbau auf, wodurch Einheiten mit veränderlichen Geschwindigkeiten eine wirksame Zusammenarbeit ermöglicht wird. Die Sammelschiene ermöglicht Informationsübertragungen einschließlich Dialoganforderungen, Steueranweisungen, Statussignalen und Datenübertragungen zwischen der Hauptspeichereinheit 12 und dem Dialogprocessor MLCP-10.
Irgendeine Systemeinheit, die einen Dialog mit irgendeiner anderen Systemeinheit anfordert, gibt eine Sammelschienen-Zyklusanforderung aus. Wenn der Sammelschienen-Zyklusanforderung stattgegeben wird, so wird die anfordernde Einheit die Haupteinheit und die adressierte Systemeinheit zur Nebeneinheit. Einige Sammelschienen-Austauschoperationen erfordern sowohl einen Antwortzyklus als auch einen Anforderungszyklus. Beispielsweise kann die Haupteinheit sich selbst als eine Nebeneinheit identifizieren und anzeigen, dass eine Antwort gefordert wird. Wenn die angeforderte Information verfügbar wird, dann übernimmt die Nebeneinheit die Rolle der Haupteinheit und löst eine Übertragung an die anfordernde Einheit aus. Eine detaillierte Beschreibung des Sammelschienensystems gemäß Figur 1 kann der US-PS 3 993 981 entnommen werden.
Bei der Behandlung der Sammelschienen-Zyklusanforderungen besitzt die Zentraleinheit die geringste Priorität, der Dialogprocessor MLCP-10 besitzt die nächst niedrigste Priorität und die Speichereinheit 12 besitzt die höchste Priorität.
Der Dialogprocessor MLCP-10 steht ferner im Nachrichtenaustausch mit einem Hochpegel-Datenverbindungssteuerung-Dialogleitungsadapter HCLA-14 und anderen Dialogadaptern 15.
Der Adapter HCLA-14 kann seinerseits direkt an ein Datenverarbeitungsgerät, wie beispielsweise eine Zentraleinheit CPU oder an irgendeine Art von Datenanschlußgerät DTE angeschlossen sein. Bei einem externen Anschlußmodus kann der Adapter HCLA mittels einer internen Datendialog-Geräteeinheit DCE-16 und Dialogkabel 17 mit einem externen Dialoggerät 18 verbunden sein. Das externe Dialoggerät 18 kann seinerseits an ein externes Datenanschlußgerät BTE-19 angeschlossen sein. Die Dialoggeräte DCE besitzen die Fähigkeit, sowohl binäre Informationsströme zu modulieren und zu demodulieren und auf diese Weise entweder Informationen zu empfangen oder zu senden.
Der Dialogadapter HCLA-14, in welchem die vorliegende Erfindung verwirklicht ist, kann benutzt werden, um eine Schnittstelle mit Dialogleitungen wie beispielsweise der Leitung 20 zu bilden. Die Dialogleitung 20 wird synchron mit einer Datenübertragungsgeschwindigkeit von bis zu 20.000 Bit pro Sekunde betrieben. Der Adapter HCLA kann mit irgendeiner Dialoggeräteeinheit DCE kompatibel sein, die die Normen EIARS-232C,MIL188-C oder RSXYZ erfüllt, indem die Treiber/Empfangsschaltkreise der DCE-Leitungen verändert werden. Das nachstehend beschriebene, bevorzugte Ausführungsbeispiel der Erfindung ist mit dem EIARS-232C Schnittstellen-Standard kompatibel.
In den Figuren 2a bis 2e ist ein elektrisches Schaltungsschema des Adapters HCLA-14 gemäß Figur 1 dargestellt. In diesem Zusammenhang sei darauf verwiesen, dass ein kleiner Kreis am Eingang einer Logikeinheit darauf hinweist, dass dieser Eingang durch ein logisches Signal "0" freigegeben wird. Ferner weist ein Kreis am Ausgang einer Logikeinheit daraufhin, dass bei Erfüllung der logischen Bedingungen für diese besondere Einheit das
Ausgangs-Signal den Wert "Null" aufweist.
Der Dialogprocessor MLCP-10 liefert ein erstes Adress-Signal an eine Steuerleitung 20, die zu dem Eingang B3 eines MCLP-Anweisungsdecodierers 21 führt; er liefert ein zweites Adress-Signal an eine Steuerleitung 22, die zu dem Eingang A1 des Decodierers 21 führt; und er liefert ein drittes Adress-Signal an eine Steuerleitung 23, die zu dem Eingang A3 des Decodierers 21 führt. Der Dialogprocessor MLCP-10 liefert ferner ein Steuersignal an eine Steuerleitung 24, die zu dem Eingang B1 des Decodierers führt, und er liefert ein zweites Steuersignal an eine Steuerleitung 25, die zu dem Eingang B2 des Decodierers führt. Der Eingang A2 des Decodierers ist mit Masse verbunden.
Der Decodierer 21 decodiert die logische UND-Verknüpfung der Eingänge A1-A3 und der Eingänge B1-B3, um Steuersignale für den Betrieb des Logiksystems gemäß den Figuren 2a-2d zu liefern und um die Schnittstelle zwischen dem Dialogprocessor MLCP-10 und dem Dialogadapter HCLA-14 zu steuern. Der Decodierer 21 entspricht dem Typ 74IS138, der von der Firma Texas Instruments Inc. vertrieben wird.
Der Ausgang D0 des Decodierers ist mit dem Eingang L2 eines 4x4-Bit-Dreizustands-RAM26 verbunden. Der Ausgang D1 des Decodierers ist an einen Eingang eines UND-Gatters 27 angeschlossen. Der Ausgang D2 des Decodierers ist mit einem Eingang eines UND-Gatters 28 und mit einem Eingang eines NAND-Gatters 29 verbunden. Der Ausgang D3 des Decodierers 21 ist an den Ladeeingang L1 des Speichers
RAM-26 und an den Eingang L1 eines 4x4-Bit-Dreizustands -RAM30 angeschlossen. Der Ausgang D3 wird ferner über einen Inverter 31 dem Eingang K eines J-K Flip-Flops 32 zugeführt.
Der Ausgang D4 des Decodierers 21 wird dem Eingang L3 des Speichers RAM-30 zugeführt, und der Ausgang D5 des Decodierers ist an einen zweiten Eingang des Gatters 27 angeschlossen. Der Ausgang D6 des Decodierers 21 wird einem zweiten Eingang des Gatters 28 und einem Eingang eines NAND-Gatters 33 zugeführt. Der Ausgang D7 des Decodierers 21 ist auf den Auswahleingang SEL1 eines 4x4-Bit-Dreizustands-RAM 34 und auf den Ausgangs-Freigabeeingang F des Speichers RAM-34 geschaltet. Der Ausgang D7 des Decodierers 21 ist ferner mit dem Auswahleingang SEL1 eines 4x4-Bit-Dreizustands-RAM 35, mit einem Eingang eines UND-Gatters 36 und über einen Inverter 37 mit dem Eingang J eines J-K -Flip-Flops 38 verbunden. Die Speicher RAM 26, 30, 34 und 35 sind vom Typ TI74LS670, wie sie von der Firma Texas Instruments Inc. vertrieben werden.
Der Dialogprocessor MLCP10 liefert ferner ein Datenbyte mit 8 Bit an die Speicher RAM 26 und 30. Insbesondere werden die Bits 0-3 des Datenbytes den Eingängen A1-A4 des Speichers RAM 26 und die Bits 4-7 des Datenbytes den Eingängen A1 - A4 des Speichers RAM30 zugeführt. Die Ausgänge E1, D2, D3 und D4 des Speichers RAM26 sind jeweils mit Datenleitungen 39, 40, 41 und 42 verbunden. Ferner sind die Ausgänge D1,D2,D3 und D4 des Speichers RAM30 mit Datenleitungen 43, 44, 45 und 46 verbunden.
Der Steuerspeicher des Adapters HCLA14, der noch weiter beschrieben wird, liefert ein binär codiertes 2Bit-Wort an Steuerleitungen 47 und 48, die zu den Auswahleingängen SEL1 und SEL2 der Speicher RAM 26 und 30 führen. Die Steuerleitung 48 ist ebenfalls mit den Eingängen L2 der Speicher RAM34 und 35 verbunden. Der Steuerspeicher liefert ferner Ausgangs-Freigabesignale an Steuerleitungen 49 und 50, die zu den Eingängen F der Speicher RAM26 und 30 führen. Die Takteingänge der Speicher RAM26 und 30 werden von dem Ausgang eines Inverters 52 über eine Steuerleitung 51 gespeist. Der Steuerspeicher liefert ferner ein Ladesignal an Steuerleitungen 53 und 55 die zu den Eingängen L1 der Speicher RAM34 und 35 führen.
Der Takteingang des Speichers RAM 34 ist mit dem Takteingang des Speichers RAM 35 verbunden und an den Ausgang eines ODER-Gatters 56 angeschlossen. Die Auswahleingänge SEL2 der Speicher RAM 34 und 35 sind miteinander verbunden und an den Ausgang des Gatters 28 angeschlossen. Die Eingänge A1-A4 der Speicher 34 und 35 sind an Datenleitungen 57-60 angeschlossen. Die Ausgänge D1-D4 der Speicher RAM34 und 35 sind mit entsprechenden Gruppen von Datenleitungen 61-64 und 65-68 verbunden. Der Eingang F des Speichers RAM 35 ist mit dem Ausgang des Gatters 36 verbunden.
Der Dialogprocessor MLCP10 liefert ein Haupt-Löschsignal an eine Steuerleitung 69 und über einen Inverter 70 an den Rückstelleingang des Flip-Flops 32. Ein von dem Dialogprocessor MLCP10 geliefertes Tastsignal wird über eine Steuerleitung 71 und einen Inverter 72 dem Takteingang des Flip-Flops 32 zugeführt.
Das Ausgangssignal des Inverters 72 wird ferner über einen Inverter 52 an einen Eingang eines NAND-Gatters 73 geliefert, wobei ein zweiter Eingang dieses Gatters mit dem Ausgang des Gatters 27 verbunden ist. Das Ausgangssignal des Gatters 73 wird über eine Steuerleitung 74 abgegeben.
Die Dialogprocessor MLCP10 liefert fernen einen Systemtakt mit einer Taktfrequenz in der Größenordnung von 4.0 MHz an eine Steuerleitung 75 und über einen Inverter 76 an einen Eingang des Gatters 56. Ein zweiter Eingang des Gatters 56 ist an eine Steuerleitung 77 angeschlossen. Der Ausgang des Inverters 76 ist ferner über einen Inverter 78 und einen Inverter 79 an eine Steuerleitung 80 angeschlossen.
Der Eingang K des Flip-Flops 32 ist mit dem Ausgang des Inverters 31 verbunden, und der Eingang J dieses Flip-Flops ist an Masse angeschlossen. Der Setzeingang dieses Flip-Flops ist an eine Steuerleitung 100 angeschlossen. Der Ausgang Q des Flip-Flops 32 ist mit einer Steuerleitung 82 verbunden, und der Ausgang Q dieses Flip-Flops ist mit einer Steuerleitung 81 verbunden. Der Setzeingang des Flip-Flops 38 ist an eine Steuerleitung 83 angeschlossen, und der Eingang J ist mit dem Ausgang des Inverters 37 verbunden. Der Takteingang C und der Eingang K des Flip-Flops 38 ist mit Masse verbunden, und der Rückstelleingang R ist an eine Steuerleitung 84 angeschlossen. Der Ausgang Q des Flip-Flops 38 wird auf eine Steuerleitung 85 gegeben, die zu einem Eingang eines ODER-Gatters 86 führt, und der Ausgang Q dieses Flip-Flops ist mit dem Rückstelleingang eines J-K-Flip-Flops 87 verbunden.
Der Setzeingang und der Takteingang des Flip-Flops 87 sind mit entsprechenden Eingängen eines J-K-Flip-Flops 88 und beide Eingänge sind an eine Steuerleitung 89 angeschlossen. Der Eingang J des Flip-Flops 87 ist an den Ausgang eines Inverters 90 angeschlossen, dessen Eingang an eine Steuerleitung 91 angeschlossen ist. Der Eingang K des Flip-Flops 87 ist mit dem Ausgang des Gatters 33 verbunden, wobei ein zweiter Eingang dieses Gatters mit einem zweiten Eingang des Gatters 29 und mit der Steuerleitung 92 verbunden ist. Der Ausgang Q des Flip-Flops 87 wird einer Steuerleitung 93 zugeführt, und der Ausgang Q dieses Flip-Flops wird einem zweiten Eingang des Gatters 86 zugeführt. Der Ausgang des Gatters 86 ist mit einer Steuerleitung 94 verbunden.
Der Eingang J des Flip-Flops 88 ist an den Ausgang eines Inverters 95 angeschlossen, dessen Eingang von einer Steuerleitung 96 beaufschlagt wird. Der Eingang K dieses Flip-Flops ist mit dem Ausgang des Gatters 29 verbunden und der Rückstelleingang R ist über eine Steuerleitung 102 an einen Eingang eines NAND-Gatters 97 angeschlossen, dessen Ausgang einer Steuerleitung 98 zugeführt ist. Der Ausgang Q des Flip-Flops 88 wird dem zweiten Eingang des Gatters 97 zugeführt und der Ausgang Q dieses Flip-Flops ist mit einer Steuerleitung 99 verbunden. Der Rückstelleingang R des Flip-Flops 88 ist ferner an eine Steuerleitung 100 angeschlossen.
Gemäß Figur 2b besitzt der Microprocessor 110 einen 4-Bit-Dateneingang, zwei 4-Bit-RAM-Adresseingänge und einen 9-Bit-Befehlseingang. Der Übertragseingang CN des Microprocessors ist an die Steuerleitung 101 angeschlossen.
Die Dateneingänge DA1-DA4 sind mit entsprechenden Datenleitungen 111-114 verbunden. Der RAM A-Adresseingang RA1 ist mit der Leitung 55 und der Adresseingang RA2 ist mit der Leitung 53 verbunden. Ferner sind die Adresseingänge RA3 und RA4 an Leitungen 47 und 48 angeschlossen.
Der RAM B-Adresseingang RB1 ist an eine Adressleitung 115 und der Adresseingang RB2 ist an eine Adressleitung 116 angeschlossen. Ferner sind die Adresseingänge RB3 und RB4 des Microprocessors 110 an Adressleitungen 117 und 118 angeschlossen. Die Befehlseingänge IN0-IN8 sind an entsprechende Steuerleitungen 119-126 angeschlossen.
Die bidirektionalen Ein/Ausgänge S1, S2 und S4 des Microprocessors 110 bilden Datenbit-Eingänge mit Schieberegistereigenschaft. Wenn insbesondere ein Datenbit dem Eingang S2 beispielsweise zugeführt wird, so verschiebt ein bestimmter Befehlscode an den Eingängen IN0-IN8 das Datenbit um eine Bitposition nach rechts. Der Eingang S2 des Microprocessors 110 ist mit dem Ausgang eines Treibers 127 verbunden, dessen einer Eingang an eine Datenleitung 128 angeschlossen ist. Der Ausgangs-Freigabeeingang F des Treibers 127 ist an eine Steuerleitung 129 angeschlossen.
Die Ausgänge D1-D4 des Microprocessors 110 sind auf entsprechende Leitungen 130-133 geschaltet, die zu den Dateneingängen eines 16x4-Bit-RAM134 führen, und sie sind mit den Leitungen 60,59,58 und 57 des Schaltungsteiles gemäß Figur 2a verbunden. Insbesondere sind die Leitungen 130-133 mit den Eingängen A4-A1 des RAM134 verbunden.
Der Microprocessor 110 entspricht dem Typ AM2901, wie er von der Firma Advanced Micro Devices Inc. in Sunnyvale, Kalifornien hergestellt wird. Bei seinem Normalbetrieb empfängt der Microprocessor 110 einen Befehl an den Eingängen IN0-IN8, der eine Manipulation von Operanden erfordern kann, wie sie durch die Eingänge RA-RA4 und RB1-RB4 adressiert werden, oder der eine Manipulation von Daten erfordern kann, die an den Eingängen DA1-DA4 anstehen. Das Ergebnis der Manipulation wird an den Ausgängen D1-D4 ausgegeben. Wenn ferner das Ergebnis dem Logikwert "0" entspricht, so erscheint ein "1"-Pegel am Ausgang D0 des Microprocessors, der auf eine Datenleitung 135 gegeben wird, welche zu den Eingängen eines NOR-Gatters 136 und ebenfalls über einen Widerstand 103 von 1.OK ohm an eine Spannungsquelle von +5V führt. Der Ausgang des Gatters 136 wird dem Eingang A6 eines 8-zu-1 Multiplexers 137 zugeführt.
Die Auswahleingänge SEL1, SEL2 und SEL3 des Multiplexers 137 sind an entsprechende Steuerleitungen 138-140 angeschlossen. Der Freigabeeingang EN des Multiplexers 137 ist an den Ausgang B3 eines Befehlsdecodierers 141 angeschlossen. Der Eingang A0 des Multiplexers ist mit der Steuerleitung 81 verbunden, und der Eingang A1 ist mittels einer Steuerleitung 142 mit dem Ausgang Q des Flip-Flops 38 gemäß Figur 2a verbunden. Der Eingang A2 des Multiplexers 137 ist über eine Steuerleitung 143 mit dem Ausgang Q des Flip-Flops 88 gemäß Figur 2a verbunden, und der Eingang A3 des Multiplexers ist an die Steuerleitung 93 angeschlossen. Die Eingänge A4-A5 des Multiplexers 137 sind mit Steuerleitungen 144 und 145 entsprechend verbunden. Der Eingang A7 des Multiplexers ist an den Ausgang eines NOR-Gatters 146 angeschlossen, dessen einer Eingang mit einer Steuerleitung 147 verbunden ist.
Ein zweiter Eingang des Gatters 146 ist mit einer Steuerleitung 148 verbunden.
Der Ausgang D0 des Multiplexers 137 ist mit dem Eingang D eines Flip-Flops 149 vom D-Typ verbunden. Die Setz- und Rückstelleingänge dieses Flip-Flops sind jeweils mit einer Steuerleitung 89 und mit dem Eingang A1 des Decodierers 141 verbunden. Der Takteingang dieses Flip-Flops ist an eine Steuerleitung 80 angeschlossen, und der Ausgang Q dieses Flip-Flops ist mit den Eingängen A2 und A3 des Decodierers 141 verbunden.
Die Eingänge B1-B3 des Decodierers 141 sind an Steuerleitungen 150-152 entsprechend angeschlossen. Der Ausgang D0 des Decodierers 141 ist mit einem Eingang eines UND-Gatters 153 verbunden, dessen Ausgang mit dem Eingang A2 eines Decodierers 154 verbunden ist. Der Ausgang D1 des Decodierers 141 ist an einen Eingang eines ODER-Gatters 155 angeschlossen, dessen zweiter Eingang mittels einer Steuerleitung 156 mit dem Ausgang des Inverters 76 gemäß Figur 2a verbunden ist. Der Ausgang des Gatters 155 ist auf den Schreib-Freigabeeingang WE des Speichers RAM134 geschaltet. Der Ausgang D2 des Decodierers 141 ist mit der Steuerleitung 77 verbunden, und der Ausgang D4 ist an eine Steuerleitung 157 angeschlossen. Ferner ist der Ausgang D5 des Decodierers mit einer Steuerleitung 158 und der Ausgang D6 mit einer Steuerleitung 159 verbunden. Der Ausgang D7 des Decodierers 141 ist an einen zweiten Eingang des Gatters 153 angeschlossen. Die Decodierer 141 und 154 entsprechen dem Typ 74S138, der von der Firma Texas Instruments Inc. vertrieben wird.
Der Eingang A1 des Decodierers 154 ist mittels einer Steuerleitung 160 mit dem Ausgang des Inverters 78 gemäß Figur 2a verbunden und der Eingang A3 des Decodierers ist an eine Steuerleitung 161 angeschlossen. Die Eingänge B1-B3 des Decodierers 154 sind jeweils mit Steuerleitungen 138-140 verbunden. Die Ausgänge D0-D3 des Decodierers 154 sind jeweils an Steuerleitungen 71, 84, 96 und 91 angeschlossen. Schließlich sind die Ausgänge D4-D6 des Decodierers 154 mit entsprechenden Steuerleitungen 162-164 verbunden.
Die Auswahleingänge SEL1-SEL4 des Speichers RAM134 sind mit entsprechenden Steuerleitungen 55, 53, 47 und 48 verbunden. Der Ausgangs-Freigabeeingang F des Speichers RAM134 ist mit einer Steuerleitung 165 verbunden, und die Ausgänge D1-D4 dieses Speichers sind an entsprechende Steuerleitungen 166-169 angeschlossen.
Gemäß Figur 2c sind 4 Bit-Zähler 175-177 angeordnet, um einen 10 Bit-Adresszähler zu bilden. Die Takteingänge eines jeden Zählers sind an die Steuerleitung 80 angeschlossen, die zu dem Ausgang des Inverters 79 gemäß Figur 2a führt. Die Übertragungseingänge CI1 und CI2 des Zählers 175 sind an die Erhöhungseingänge INC der Zähler 175-177 und mittels einer Steuerleitung 178 an den Ausgang D7 des Decodierers 141 gemäß Figur 2b angeschlossen. Der Rückstelleingang des Zählers 175 ist mit den Rückstelleingängen der Zähler 176 und 177 und mittels einer Steuerleitung 179 mit dem Ausgang des Inverters 70 gemäß Figur 2a verbunden. Der Eingang A1 des Zählers 175 ist mittels einer Steuerleitung 121 mit dem Ausgang D1 eines programmierbaren Festwertspeichers PROM 180 verbunden. Ferner sind die Eingänge A2-A4 des Zählers 175 über Steuerleitungen 122-124 mit den Ausgängen D2-D4 des Speichers PROM 180 verbunden.
Der Ausgang D1 des Zählers 175 wird dem Adresseingang A1 der programmierbaren Festwertspeicher PROM 180-186 zugeführt. Ferner werden die Ausgänge D2-D4 des Zählers 175 den Eingängen A2-A4 der Speicher PROM180-186 zugeführt. Der Übertragungsausgang C0 des Zählers 175 ist mit den Übertragseingängen CI1 undCI2 des Zählers 176 verbunden.
Die Eingänge A1-A4 des Zählers 176 sind mit Steuerleitungen 115-118 verbunden, und der Ausgang D1 des Zählers ist mit dem Eingang A5 der Speicher PROM180-186 verbunden. Ferner sind die Ausgänge D2-D4 des Zählers 176 mit den Eingängen A6-A8 der Speicher PROM180-186 verbunden. Der Übertragsausgang C0 des Zählers 176 ist an die Übertragseingänge CI1 und CI2 des Zählers 177 angeschlossen.
Der Eingang A1 des Zählers 177 ist mittels einer Steuerleitung 55 mit dem Ausgang D1 des Speichers PROM185 verbunden. Ferner ist der Eingang A2 des Zählers 177 über eine Steuerleitung 53 mit dem Ausgang D2 des Speichers PROM185 verbunden. Die Ausgänge D1 und D2 des Zählers 177 sind mit den Eingängen A9 und A10 der Speicher PROM180-186 verbunden.
Die Freigabeeingänge EN1 und EN2 der Speicher PROM180-183, 185 und 186 sind an Masse angeschlossen. Der Freigabeeingang EN1 des Speichers PROM184 ist ebenfalls mit Masse verbunden, aber der Freigabeeingang EN2 dieses Speichers ist an den Ausgang eines NOR-Gatters 187 angeschlossen, dessen einer Eingang über die Steuerleitung 158 zu dem Ausgang D5 des Decodierers 141 gemäß Figur 2b führt. Der zweite Eingang dieses Gatters ist über die Steuerleitung 165 mit dem Ausgang D3 des Speichers PROM 182 verbunden.
Der Ausgang D1 des Speichers PROM133 ist an die Leitung 101 angeschlossen. Die Ausgänge D2-D4 des Speichers PROM 183 sind über Steuerleitungen 150-152 mit den Eingängen B1-B3 des Decodierers 141 gemäß Figur 2b verbunden. Die Ausgänge D1-D4 des Speichers PROM184 sind an Steuerleitungen 188-191 angeschlossen und die Ausgänge D3 und D4 des Speichers PROM185 sind mit Steuerleitungen 47 und 48 verbunden. Die Ausgänge D1 und D2 des Speichers PROM181 sind an Steuerleitungen 125 und 126 angeschlossen. Die Steuerleitungen 125 und 126 führen zu den Eingängen IN7 und IN8 des Microprocessors 110 gemäß Figur 2b. Die Ausgänge D3 und D4 des Speichers PROM181 führen über Steuerleitungen 119 und 120 zu den Eingängen IN0 und IN1 des Microprocessors 110.
Jeder der Speicher PROM180-186 besteht aus einem 1024x4 Bit-Drei-Zustandsspeicher, in welchem das Firmwareprogramm gemäß dem Anhang A gespeichert ist. Auf Grund von durch die Zähler 175-177 gelieferten Adress-Signalen werden interne RAM-Adress-Signale und Microbefehle durch das Firmwareprogramm der programmierbaren Festwertspeicher PROM180-186 an den Microprocessor 110 geliefert.
Gemäß Figur 2d liefert eine interne Datendialog-Geräteeinheit DCE wie beispielsweise das Gerät DCE16 gemäß Figur 1 ein Sende-Taktsignal über eine Steuerleitung 200 und einen Empfänger 201 an den Eingang A2 eines vierstufigen 2 zu 1-Multiplexers 202. Die Geräteeinheit DCE liefert ferner ein Empfangs-Taktsignal mittels einer Steuerleitung 203 und eines Empfängers 204 an den Eingang B2 des erwähnten Multiplexers 202. Schließlich liefert die Geräteeinheit DCE eine serielle Daten-Bitfolge mittels einer Steuerleitung 205 und eines Empfängers 206 an den Eingang C2 des Multiplexers 202.
Der Auswahleingang SEL des Multiplexers 202 ist an den Ausgang Q eines Flip-Flops 207 vom D-Typ angeschlossen und der Ausgangs-Freigabeeingang F des Multiplexers ist mit Masse verbunden.
Die Eingänge A1 und B1 des Multiplexers sind an eine Steuerleitung 208 angeschlossen, die zu dem Dialogprocessor MLCP10 führt. Der Eingang C1 des Multiplexers 202 ist mit dem Ausgang Q des Flip-Flops 209 vom D-Typ verbunden, und der Eingang D1 des Multiplexers ist an Masse anschlossen. Der Eingang D2 des Multiplexers 202 ist mit dem Ausgang Q des Flip-Flops 209 verbunden.
Der Ausgang A0 des Multiplexers 202 wird dem Takteingang des Flip-Flops 209 und dem Takteingang eines Flip-Flops 210 vom D-Typ zugeführt. Der Ausgang BO des Multiplexers 202 wird über einen Inverter 211 den Takteingängen von Flip-Flops 212 und 213 vom D-Typ zugeführt. Der Ausgang C0 des Multiplexers 202 ist mit dem Eingang D des Flip-Flops 212 verbunden, und der Ausgang D0 des Multiplexers ist mit einem Treiber 214 verbunden, dessen beiden Eingänge einer logischen UND-Verknüpfung unterzogen werden. Der Ausgang des Treibers 214 wird auf einer Datenleitung 215 ausgegeben, der zu der Geräteeinheit 16 gemäß Figur 1 führt.
Die interne Geräteeinheit DCE16 liefert Statussignale über Steuerleitungen 216-219, die über Empfänger 220-223 den Eingängen von Treibern 124-127 mit Dreizuständen zugeführt werden. Insbesondere wird ein Datensetz-Bereitschaftsstatussignal von der Geräteeinheit DCE an die Steuerleitung 216 abgegeben, und es wird ein Sendebereitschaftssignal an die Steuerleitung 217 geliefert, wenn eine Anforderung des Adapters HCLA14 für die Datenübertragung zu der Geräteeinheit DCE vorliegt. Die interne Geräteeinheit DCE16 liefert ferner ein Übertragungsfeststellungssignal auf der Leitung 218, um anzuzeigen, dass ein Dialog mit der externen Geräteeinheit DCE 18 festgestellt worden ist. Die interne Geräteeinheit DCE16 liefert schließlich ein Anzeigesignal auf der Leitung 219, welches anzeigt, dass die externe Geräteeinheit DCE 18 die interne Geräteeinheit DCE16 von dem Auftreten eines Dialogs in Kenntnis gesetzt hat.
Das Ausgangs-Freigabesignal F der Treiber 224-227 ist jeweils an die Steuerleitung 28a angeschlossen, die zu dem Ausgang des Gatters 28 gemäß Figur 2a führt, und die Ausgänge der Treiber 224-227 sind mit entsprechenden Steuerleitungen 229-232 verbunden, die zu dem Dialogprocessor MLCP10 führen.
Die Rückstell- und Setzeingänge des Flip-Flops 212 sind über einen Widerstand 233 von 1.0Kohm an die Spannungsquelle 104 von +5.0 Volt angeschlossen. Der Ausgang Q des Flip-Flops 212 ist an eine Datenleitung 234 angelegt, und der Ausgang Q des Flip-Flops ist mit einer Datenleitung 128 verbunden, die zu dem Treiber 127 gemäß Figur 2b führt.
Der Rückstelleingang des Flip-Flops 213 ist an die Steuerleitung 163 angeschlossen, die zu dem Ausgang D5 des Decodierers 154 gemäß Figur 2b führt. Der Eingang D dieses Flip-Flops ist mit Masse verbunden, und der Setzeingang ist an eine Steuerleitung 235 angeschlossen, die zu dem Ausgang des Inverters 70 gemäß Figur 2a führt. Der Setzeingang dieses Flip-Flops ist ferner mit dem Setzeingang des Flip-Flops 210, dem Setzeingang des Flip-Flops 209, dem Setzeingang eines Flip-Flops 236 vom D-Typ, dem Rückstelleingang eines Flip-Flops 237 vom D-Typ und dem Rückstelleingang eines Flip-Flopfs 238 vom D-Typ verbunden. Der Setzeingang des Flip-Flops 213 ist ferner mit dem Setzeingang des Flip-Flops 207, dem Rückstelleingang eines Flip-Flops 239 vom D-Typ dem Rückstelleingang eines Flip-Flops 240 vom D-Typ, dem Rückstelleingang eines Flip-Flops 241 vom D-Typ, dem Rückstelleingang eines Flip-Flops 242 vom D-Type und mit dem Rückstelleingang eines Flip-Flops 243 vom D-Typ verbunden.
Der Rückstelleingang des Flip-Flops 210 ist an die Steuerleitung 162 angeschlossen, die zu dem Ausgang D4 des Decodierers 154 gemäß Figur 2b führt, und der Eingang D dieses Flip-Flops ist mit Masse verbunden. Der Ausgang Q des Flip-Flops 210 ist auf die Steuerleitung 144 geschaltet, die zu dem Eingang A4 des Multiplexers 137 gemäß Figur 2b führt.
Der Eingang D des Flip-Flops 209 ist mit dem Ausgang Q des Flip-Flops 236 verbunden. Der Rückstelleingang des Flip-Flops 209 ist mit dem Rückstelleingang des Flip-Flops 236 und mit einer Steuerleitung 244 verbunden, die über einen Widerstand 195 von 1.0Kohm an die Spannungsquelle 104 von +5.0Volt gelegt ist. Der Ausgang Q des Flip-Flops 209 wird dem Eingang D2 des Multiplexers 202 zugeführt, und der Ausgang Q des Flip-Flops ist auf den Eingang C1 des Multiplexers 202 geschaltet.
Der Eingang D des Flip-Flops 236 ist mit der Steuerleitung 130 verbunden, die zu dem Ausgang D1 des Microprocessors 110 gemäß Figur 2b führt, und der Takteingang dieses Flip-Flops ist an die Steuerleitung 164 angeschlossen, die zu dem Ausgang D6 des Decodierers 154 führt.
Die Takteingänge der Flip-Flops 237-243 und 207 sind an die Steuerleitung 74 angeschlossen, die zu dem Ausgang des NAND-Gatters 73 gemäß Figur 2a führt. Der Dialogprocessor MLCP10 liefert ein Datenbyte von 8 Bit über die Datenleitungen 245-252, wobei das Bit mit geringster Wertigkeit auf der Leitung 245 und das Bit mit der höchsten Wertigkeit auf der Leitung 252 auftritt. Die Leitungen 245-249 sind an die Eingänge D der Flip-Flops 243-239 angeschlossen. Die Leitung 250 ist über einen Inverter auf den Eingang D des Flip-Flops 207 geschaltet.
Schließlich sind die Leitungen 251 und 252 mit den Eingängen D der Flip-Flops 238 und 237 verbunden.
Der Ausgang Q des Flip-Flops 237 ist auf die Leitung 102 geschaltet, die zu dem Rückstelleingang des Flip-Flops 88 gemäß Figur 2a führt, und der Ausgang Q des Flip-Flops 238 wird über die Steuerleitung 83 dem Setzeingang des Flip-Flops 38 gemäß Figur 2a zugeführt. Der Ausgang Q des Flip-Flops 239 wird einem Eingang eines NAND-Gatters 253 zugeführt, dessen zweiter Eingang von dem Dialogprocessor MLCP10 über eine Steuerleitung 254 gespeist wird. Der Ausgang des Gatters 253 wird einem Eingang eines Treibers 255 und einem Eingang eines Treibers 256 zugeführt. Ein zweiter Eingang des Treibers 255 ist mit dem Ausgang Q des Flip-Flops 240 verbunden und sein Ausgang wird über eine Steuerleitung 257 der internen Geräteeinheit DCE16 zugeführt. Ein zweiter Eingang des Treibers 256 ist mit dem Ausgang Q des Flip-Flops 241 verbunden, und sein Ausgang wird über eine Steuerleitung 258 der internen Geräteeinheit DCE 16 zugeführt.
Der Ausgang Q des Flip-Flops 242 wird einem Treiber 259 zugeführt, dessen beide Eingänge einer logischen ODER-Verknüpfung unterzogen werden und dessen Ausgang über eine Steuerleitung 260 der internen Geräteeinheit DCE16 zugeführt wird. Der Ausgang Q des Flip-Flops 243 ist auf den Eingang eines Treibers 261 geschaltet, dessen Ausgang über eine Steuerleitung 262 der Geräteeinheit DCE16 zugeführt ist.
Das Flip-Flop 239 arbeitet im direkten Verbindungsmodus und liefert ein Taktsignal an die Geräteeinheit DCE16 bei einer Arbeitsweise, bei der kein anderweitiger Sende- bzw. Empfangstakt erzeugt wird. Das Flip-Flop 207 legt einen internen
Schleifentestmodus fest und befindet sich im Normalbetrieb im zurückgestellten Zustand. Das Testmodussignal steuert die Auswahl des Multiplexers 202. Insbesondere wählt das Testmodussignal am Ausgang Q des Flip-Flops 207 bei niedrigem Pegel die Eingänge A1-D1 und bei hohem Pegel die Eingänge A2-D2 des Multiplexers 202 aus. Sowohl im Sende- als auch im Empfangsmodus wählt der Multiplexer die Eingänge A2-D2 aus, wenn der Ausgang Q des Flip-Flops 207 den Pegel "1" aufweist. Die Sende- und Empfangstakte werden hierbei von der Geräteeinheit DCE16 ausgewählt und die empfangenen Daten werden von dieser Einheit aufgenommen. Ferner werden die Sendedaten an die Geräteeinheit DCE während einer Sendeoperation dem Ausgang Q des Flip-Flops 209 abgenommen.
Im Testmodus werden die Eingänge A1-D1 des Multiplexers 202 ausgewählt, und sowohl die Sende- als auch die Empfangstakte werden durch den Dialogprocessor MLCP10 auf einer Leitung 208 geliefert. Das empfangende Datenbit wird dem Ausgang Q des Flip-Flops 209 entnommen, und das gesendete Datenbit an die Geräteeinheit DCE16 wird am Ausgang des Treibers 214 auf dem niedrigen Pegel gehalten.
Es sei darauf verwiesen, dass die Sende- und Empfangstaktsignale die von dem Dialogprocessor MLCP10 und der Geräteeinheit DCE16 bei dem bevorzugten Ausführungsbeispiel des Adapters HCLA14 geliefert werden eine Taktfrequenz von bis zu 20KHz aufweisen können.
Wenn der Dialogprocessor MLCP10 Statusinformation von dem Adapter HCLA14 liest, so werden auf den Leitungen 216-219 von der Geräteeinheit DCE16 empfangene logische Bitsignale mittels Empfänger 220-223 über Dreizustands-Treiber 224-227 geliefert.
Wenn die Treiber 224-227 durch das von dem Dialogprocessor MLCP10 auf der Leitung 228 gelieferte Lese-Statussignal freigegeben werden, so übersteuern die Treiber-Ausgangssignale die Ausgänge D1-D4 des Speichers RAM34 und bilden die DCE-Statusinformation für die Dialogprocessor MLCP10. Die Ausgänge D1-D4 des Speichers RAM35 liefern die HCLA-Statusinformation an den Dialogprocessor MLCP10.
Gemäß Figur 2e werden der Ausgang D1 des Speichers RAM26 auf der Leitung 39 und der Ausgang D1 des Speichers RAM30 auf der Leitung 43 einem Eingang eines Dreizustandsknotens 270 zugeführt, dessen Ausgang über eine Datenleitung 271 auf die Leitungen 114 und 140 gemäß Figur 2b geführt ist. Der Ausgang D1 des Speichers RAM 134 auf der Leitung 166 und der Ausgang D4 des Speichers PROM184 auf der Leitung 191 sind einem zweiten Eingang des Knotens 270 zugeführt.
Der Ausgang D2 des Speichers RAM26 auf der Leitung 40 und der Ausgang D2 des Speichers 30 auf der Leitung 44 sind einem Eingang eines Dreizustandsknotens 272 zugeführt, dessen Ausgang über eine Datenleitung 273 zu den Leitungen 113 und 139 gemäß Figur 2b geführt ist. Der Ausgang D2 des Speichers RAM 134 und der Ausgang D3 des Speichers PROM184 sind einem zweiten Eingang des Knotens 273 zugeführt.
Der Ausgang D3 des Speichers RAM 26 auf der Leitung 41 und der Ausgang D3 des Speichers RAM30 auf der Leitung 45 sind einem Eingang eines Dreizustandsknotens 274 zugeführt, dessen Ausgang über eine Datenleitung 275 an die Leitungen 112 und 138 gemäß Figur 2b angeschlossen ist. Der Ausgang D3 des Speichers RAM134 auf der Leitung 168 und der Ausgang D2 des Speichers PROM184 auf der Leitung 189 ist einem zweiten
Eingang des Knotens 274 zugeführt.
Der Ausgang D4 des Speichers RAM26 auf der Leitung 42 und der Ausgang D4 des Speichers 30 auf der Leitung 46 wird einem Eingang eines Dreizustandsknotens 276 zugeführt, dessen Ausgang über eine Datenleitung 277 zu den Leitungen 11 und 161 gemäß Figur 2b geführt ist. Der Ausgang D4 des Speichers RAM134 auf der Leitung 169 und der Ausgang D1 des Speichers PROM184 auf der Leitung 188 ist einem zweiten Eingang des Knotens 276 zugeführt.
Der Ausgang D1 des Speichers RAM 34 auf der Leitung 61 und der Ausgang des Treibers 224 auf der Leitung 229 wird den Eingängen eines Dreizustandsknotens 278 zugeführt. Der Ausgang des Knotens 278 ist mit einer Datenleitung 279 verbunden, die zu dem Dialogprocessor MLCP10 führt.
Der Ausgang D2 des Speichers RAM 34 auf der Leitung 62 und der Ausgang des Treibers 225 auf der Leitung 230 sind entsprechend mit den Eingängen eines Dreizustandsknotens 280 verbunden. Der Ausgang des Knotens 280 wird einer Datenleitung 281 zugeführt, die zu dem Dialogprocessor MLCP10 führt.
Der Ausgang D3 des Speichers RAM 34 auf der Leitung 63 und der Ausgang des Treibers 226 auf der Leitung 231 ist jeweils mit Eingängen eines Dreizustandsknotens 282 verbunden. Der Ausgang des Knotens 282 wird einer Datenleitung 283 zugeführt, die zu dem Dialogprocessor MLCP10 führt.
Der Ausgang D4 des Speichers RAM 34 auf der Leitung 64 und der Ausgang des Treibers 327 auf der Leitung 232 ist mit entsprechenden Eingängen eines Dreizustandsknotens 284 verbunden.
Der Ausgang des Knotens 284 wird einer Datenleitung 285 zugeführt, die zu dem Dialogprocessor MLCP10 führt.
Im Folgenden sei nunmehr die Wirkungsweise des vorstehend in seinem Aufbau geschilderten Systems erläutert. Sende- und Empfangsoperationen können gleichzeitig innerhalb des Adapters HCLA14 auftreten. Bei einer Sendeoperation überträgt der Dialogprocessor 10 Daten parallel zu dem Adapter HCLA14. Die Daten werden sodann parallel von dem Adapter HCLA14 unter Steuerung eines DCE-Sendetaktes in die Geräteeinheit DCE16 herausgeschoben. Zur Unterstützung dieser Sendeoperation liefert der Dialogprocessor MLCP10 Steuerinformationen zu dem Adapter HCLA14 und er empfängt Statusinformationen von diesem.
Bei einer Empfangsoperation werden Daten von der Geräteeinheit DCE16 seriell in den Adapter HCLA14 unter der Steuerung eines DCE-Empfangstaktes eingegeben. Der serielle Datenstrom wird zu Datenbytes zusammengesetzt und sodann parallel zu dem Dialogprocessor MLCP10 unter Steuerung durch diesen Processor übertragen. Zur Unterstützung dieser Empfangsoperation liefert der Dialogprocessor MLCP10 Steuerinformationen an den Adapter HCLA14 und er empfängt Statusinformationen von diesem.
Wenn der Adapter eine Anforderung für das Senden von Daten, Status- oder Steuerinformationen aufweist und gleichzeitig Daten, Status- oder Steuerinformationen empfängt, so verändert er die Erzeugung von Sende- und Empfangs-Behandlungsunterbrechungen an den Dialogprocessor MLCP.
In Betrieb kann der Adapter HCLA14 in einen Sendemodus und einen Empfangsmodus entweder jeweils alleine oder zusammen oder auch in einen Testmodus eintreten. Wenn Daten von dem Adapter HCLA14 zu der Geräteeinheit DCE16 zu senden sind, so gibt der Dialogprocessor MLCP10 ein "1"-Signal auf der Leitung 69 aus, um das Flip-Flop 32 gemäß Figur 2a und die
Flip-Flops 237-243 gemäß Figur 2d zurückzustellen. Das "1"-Signal auf der Leitung 69 wird ferner über den Inverter 70 gemäß Figur 2a den Flip-Flops 207,209,210,213 und 236 gemäß Figur 2d zugeführt, um diese zu setzen. Der Ausgang Q des Flip-Flops 207 schaltet hierbei auf den Binärwert "0" um, um die Eingänge A1-D1 des Multiplexers 202 auszuwählen.
Der Dialogprocessor MLCP10 liefert ferner Binärdaten an die Eingänge A1-A4 der Speicher RAM26 und 30 und Logiksignale an die Eingänge A1,A3 und B1-B3 des Anweisungsdecodierers 21. Die Eingänge A1-A3 des Decodierers werden einer logischen UND-Verknüpfung unterzogen, um den Decodierer freizugeben, und die Eingänge B1-B3 werden decodiert, um Anweisungen an den Ausgängen D0-D7 auszugeben. Wenn sich der Ausgang D3 des Decodierers 21 auf einem "0"-Pegel befindet, so werden vier Datenbits in den Speicher RAM26 und in den Speicher RAM30 geladen, wenn der Dialogprocessor MLCP ein "0"-Signal auf der Leitung 71 ausgibt. Zusätzlich wird ein "1"-Signal über den Inverter 31 an den Eingang K des Flip-Flops 32 geliefert, um dieses zurückzustellen. Der Ausgang Q des Flip-Flops schaltet daraufhin auf den Pegel "0" um, um der Firmware anzuzeigen, dass ein Datenbyte in dem Speicher RAM26 und 30 gespeichert ist. Insbesondere werden die logischen UND-Knoten 270-276 durch den Speicher PROM184 gesteuert, um den Eingang A0 des Multiplexers 137 auszuwählen, der mit dem Eingang D des Flip-Flops 149 verbunden ist. Dies geschieht, wenn die Zähler 157-177 einen Befehl TAMN in den Speicher PROM180-186 adressieren, wobei dieser Befehl an dem Speicherplatz 58000 in dem Firmwareprogramm des Anhangs A steht. Beim Auftritt der nächsten positiven Flanke des Systemtaktes, der von dem Dialogprocessor MLCP10 auf der Leitung 80 geliefert wird, wird das Flip-Flop 149 betätigt, um den Setz- bzw. Rückstellzustand des Einganges A0 des Multiplexers 137 wiederzugeben. Bei der Bearbeitung eines nächsten Befehles wird der Decodierer 141 durch den Ausgang Q des Flip-Flops 149 freigegeben oder gesperrt um festzustellen, ob der Befehl normal oder modifiziert auszuführen ist. Wenn sich der Ausgang Q auf einem "0"-Pegel befindet, so soll der Befehl normal ausgeführt werden. Wenn sich jedoch der Ausgang Q auf einem "1"-Pegel befindet, so soll der Befehl modifiziert bzw. umgangen werden. Wenn beispielsweise der auf den Befehl TAMN nachfolgende Befehl ein Verzweigungsfehl (z.B. Speicherplatz 58100) ist und sich der Ausgang Q des Flip-Flops 149 auf einem "0"-Pegel befindet, so sollen die Zähler 175-177 in Abhängigkeit von einem "0"-Signal am Ausgang D7 des Decodierers 141 mit der Adresse geladen werden, die durch den nachfolgenden Befehl vorgegeben ist. Diese Adresse wird vorgegeben, durch die Ausgänge D2 und D1 des Speichers PROM185, durch die Ausgänge D1-D4 des Speichers PROM186 und durch die Ausgänge D1-D4 des Speichers PROM180. Wenn der Ausgang Q des Flip-Flops 149 sich auf einem "1"-Pegel befindet, so schaltet jedoch der Ausgang D7 des Decodierers 141 auf einen "1"-Pegel um. Die Zähler 175-177 schalten daraufhin auf den nächsten Speicherplatz 58600 in dem Firmwareprogramm weiter, ohne dass der Verzweigungsbefehl ausgeführt wird. Auf diese Weise wird das Microprogramm an einem Speicherplatz fortgesetzt, der durch die getestete Bedingung festgelegt ist. Eine Gesamtanzahl von 8 Funktionen kann auf diese Weise über den Multiplexer 137 getestet werden.
Der Dialogprocessor MLCP10 wird auf das Senden von Daten vorbereitet, indem ein Anweisungswort dem Decodierer 21 zugeführt wird, um ein "0"-Signal am Ausgang D1 zu bilden, das einem Eingang des NAMD-Gatters 73 zugeführt wird. Der Dialogprocessor MLCP10 liefert ferner ein "0"-Tastsignal an die Leitung 71 für die Umschaltung der Steuerleitung 74 auf einen "1"-Pegel und zum Takten der Flip-Flops 207 und 237-243.
Durch Steuerung der Datenleitungen 245-252 steuert der Dialogprocessor MLCP10 den Zustand der Flip-Flops 207 und 237-243.
Zum Zwecke des Sendens von Daten setzt der Dialogprocessor MLCP10 die Ausgänge Q der Flip-Flops 237,242 und 243 und er stellt den Ausgang Q des Flip-Flops 207 zurück, indem die Datenleitungen 252,246,245 und 250 gesetzt werden, während ein Taktsignal der Steuerleitung 74 in der zuvor beschriebenen Weise zugeführt wird.
Wenn das Flip-Flop 242 gesetzt ist, schaltet eine Sendeanforderung die Steuerleitung 260 auf einen "1"-Pegel um, was der Geräteeinheit DCE16 signalisiert wird. Das Firmware-Steuersystem wartet auf einen "1"-Pegel auf der Leitung 267, bevor es Daten von dem Dialogprocessor MLCP10 anfordert. Das Flip-Flop 207 wird zurückgestellt, um die Eingänge A2-D2 des Multiplexers 202 gemäß Figur 2b auszuwählen.
Das Flip-Flop 237 hebt die Steuerleitung 98 gemäß Figur 2a auf einen "1"-Pegel an. Wenn das Flip-Flop 88 durch ein Firmware-Signal auf der Leitung 96 gesetzt wird, so schaltet die Steuerleitung 98 auf einen "0"-Pegel um, um dem Dialogprocessor MLCP10 ein nächstes Datenbyte zu signalisieren. Wenn von dem Dialogprocessor MLCP10 Daten angefordert werden, so setzt das Firmware-Steuersystem das Flip-Flop 32.
Bevor eine Nachrichtensendung bzw. ein Nachrichtenempfang beginnen kann, muß der Dialogprocessor MLCP 10 ein DCE-Steuerwort an die Flip-Flops 207 und 237-243 liefern. Der Dialogprocessor MLCP10 legt ein Codewort an den Decodierer 21 an, wodurch entweder der Ausgang D1 oder der Ausgang D5 des Decodierers zur Umschaltung auf einen "0"-Pegel veranlasst wird. Der Dialogprocessor MLCP10 liefert ferner ein "0"-Tastsignal an die Leitung 71, um ein Ladesignal auf der Leitung 74 zu bilden, das zu den Takteingängen der Flip-Flop 207 und 237-243 gemäß Figur 2d geführt ist. Die Dialogprocessordaten auf den
Leitungen 245-252 werden daraufhin in die Flip-Flops geladen.
Die Bits 0-3 auf den Leitungen 245-248 liefern über die Treiber 255,256,259 und 261 Steuerinformationen an die Geräteeinheit DCE. Das in dem Flip-Flop 239 gespeicherte Bit 4 zeigt an, ob ein direkter Verbindungsmodus wirksam ist, bei welchem ein Datenübertragungs-Taktsignal von dem Dialogprocessor MLCP10 an Stelle von der Geräteeinheit DCE16 geliefert wird. Das in dem Flip-Flop 207 gespeicherte Bit 5 zeigt an, ob ein Testmodus wirksam ist. Bei einem Sende- bzw. Empfangsbetrieb muß das Flip-Flop zurückgestellt sein, um die Eingänge A2-D2 des Multiplexers 202 auszuwählen. Die in den Flip-Flops 238 und 237 entsprechend gespeicherten Dialogprocessor-Datenbits 6 und 7 legen fest, ob eine Sende- bzw. eine Empfangsoperation freigegeben werden soll. Es sei darauf verwiesen, dass beide Operationen gleichzeitig freigegeben werden können, wenn eine Vollduplexoperation vorliegt.
Während einer Übertragung von Sende-Steuerinformationen von dem Dialogprocessor MCLP10 zu dem Adapter HCLA14 legt der Dialogprocessor MLCP10 ein Anweisungswort an den Decodierer 21 an, um eine Umschaltung des Ausganges D0 des Decodierers auf einen "0"-Pegel hervorzurufen. Ein 4 Bit-Sendesteuerbyte des Dialprocessors MLCP10 wird daraufhin in den Speicher RAM26 geladen. Von den 4 Bits zeigen die Bits 0,1 und 2 die Bytegröße der Information und das Bit 3 den Auftritt eines letzten Bytes in einer übertragenen Nachricht an.
Das Firmware-Steuersystem erfasst das Sendesteuerbyte durch Anlegung von Auswahlsteuersignalen und eines Ausgangs-Freigabesignales an den Speicher RAM26. Das Sendesteuerwort wird hierbei an die Leitungen 39-42 angelegt, die über die Dreizustandsknoten 270-276 zu den Eingängen DA1-DA4 des Microprocessors 110 führen. Die Rechenwerksoperationen innerhalb des
Microprocessors 110 und der Multiplexer 137 werden sodann in der zuvor beschriebenen Weise benutzt, um die Anlegung des Sendesteuerwortes durch das Firmware-Steuersystem zu erleichtern.
Bei der Informationsübertragung über den Adapter HCLA14 muß das Firmware-Steuersystem der Speicher PROM180-186 festlegen, ob ein neues Sendebit für die Übertragung zu der Geräteeinheit DCE16 verfügbar ist. Diese Festlegung wird verwirklicht, indem der Ausgang Q des Flip-Flops 210 gemäß Figur 2d erfasst wird. Insbesondere wählt das Firmware-Steuersystem den Eingang A4 des Multiplexers 137 aus, der von dem Flip-Flop 141 beaufschlagt wird. Immer wenn ein nächstes Bit für die Übertragung bereit ist, was durch den Eingang A4 des Multiplexers 137 durch einen "0"-Pegel angezeigt wird, wird der Ausgang D1 des Decodierers 141 freigegeben und das Signal über das ODER-Gatter 155 zur Sperrung des Schreib-Freigabeeinganges WE des Speichers RAM134 zugeführt. Das Firmware-Steuersystem liefert ferner Auswahlsteuersignale an die Eingänge SEL1-SEL4 des Speichers RAM134, um eines von 16 in dem Speicher RAM134 gespeicherten 4-Bit-Worten auszuwählen, und es gibt den 4-Bit-Ausgang des Speichers RAM134 frei, indem ein "0"-Signal an die Leitung 165 angelegt wird. Daraufhin werden die Ausgangssignale des Speichers RAM134 an die Leitungen 166-169 angelegt, die zu den Knoten 270-276 entsprechend führen. Der 4-Bit-Ausgang der Knoten wird an die Eingänge DA1-DA4 des Mircoprocessors 110 angelegt und dieser wird in Übereinstimmung mit einem Befehl TAMN betrieben, wobei dieser Befehl von dem Firmware-Steuersystem an die Eingänge IN0-IN8 des Microprocessors angelegt wird. Das Ergebnis der Operation wird an dem Ausgang D0 des Microprocessors angezeigt und über das NOR-Gatter 136 dem Eingang A6 des Multiplexers 134 zugeführt. Der Eingang A6 des Multiplexers wird in der zuvor beschriebenen Weise ausgewählt, um die Ausgabe neuer Anweisungen von den Decodierern 141 und 154 zu veranlassen. Auf Grund dessen wird ein Sendebereitschafts-Rückstellsignal am Ausgang D4 des Decodierers 154 erzeugt, um das Flip-Flop 210 gemäß Figur 2d zurückzustellen.
Wenn die Eingänge A2-D2 des Multiplexers 202 während eines Sendemodus in der zuvor beschriebenen Weise ausgewählt werden, so wird ein Sendetaktsignal mit einer Taktfrequenz bis zu 20.0 KHz durch die interne Geräteeinheit DCE16 mittels des Empfängers 201 an den Eingang A2 des Multiplexers geliefert. Das Taktsignal wird an die Takteingänge der Flip-Flops 209 und 210 angelegt. Bei jedem positiven Anstieg des Sendetaktsignales wird das Flip-Flop 210 gesetzt und der Microprocessor 110 erfaßt unter Firmwaresteuerung das Ausgangssignal des Flip-Flops, indem der Multiplexer in der zuvor beschriebenen Weise ausgewählt wird. Wenn das Flip-Flop gesetzt ist, so verzweigt die Firmware zu einer Sende-Fortschreibungsroutine und der Decodierer 154 gibt ein Rückstellsignal zur Rückstellung des Flip-Flops 210 aus. Diese Operation tritt periodisch in Übereinstimmung mit dem positiven Verlauf des DCE-Sendetaktsignales auf.
Während einer Sendeoperation werden die Daten in den Speichern RAM26 und 30 mit 4 Bits zu jedem Zeitpunkt unter Firmwaresteuerung über die UND-Knoten 270-276 zu den Eingängen DA1-DA4 des Microprocessors 110 übertragen. Insbesondere gibt das Firmware-Steuersystem Steuersignale an die Eingänge SEL1 und SEL2 der Speicher RAM26 und 30 aus, um die zu lesenden Datenspeicherplätze in den Speichern RAM26 und RAM30 abwechselnd zu adressieren. Das Firmware-Steuersystem gibt ferner "0"-Signale an die Eingänge F der Speicher RAM26 und 30 aus, um die Ausgangssignale dieser Speicher freizugeben. Wenn die Speicher RAM26 und 30 während einer Sendeoperation hinsichtlich ihrer Daten entleert worden sind, so wird ein "0"-Tast- signal am Ausgang DO des Decodierers 154 auf Grund von Steuersignalen des Firmware-Steuersystems erzeugt. Das Flip-Flop 32 gemäß Figur 2a wird hierbei gesetzt, um anzuzeigen, dass die Datenspeicherplätze innerhalb der Speicher RAM26 und 30 geleert worden sind.
Das Firmware-Steuersystem erzeugt ferner ein zweites "0"-Tastsignal am Ausgang D2 des Decodierers 154, das dem Eingang J des Flip-Flops 88 zugeführt wird, um dieses zu setzen und dadurch dem Dialogprocessor MLCP10 zu signalisieren, dass zusätzliche Daten übertragen werden können. Der gesetzte Zustand wird über das UND-Gatter 97 an den Dialogprocessor MLCP10 nur angelegt, wenn dieser das DCE-Steuerregister geladen hat, das aus den Flip-Flops 207 und 237-243 besteht. Bevor dies geschieht wird eine Statusbedingung von dem Microprocessor 110 in den Speicher RAM35 unter Firmwaresteuerung geladen. Insbesondere gibt das Firmware-Steuersystem Steuersignale auf den Leitungen 48 und 55 aus, die zu den Eingängen L2 und L1 des Speichers RAM führen, wodurch eine Adresse für eine Schreiboperation ausgewählt wird. Wenn ein "0"-Taktimpuls von dem Gatter 56 ausgegeben wird, so wird die Statusinformation des Microprocessors 110 über die Leitungen 130-133 und die Leitungen 60-57 an die Eingänge A1-A4 des Speichers RAM35 angelegt. Ein von Null verschiedener Status wird in die Speicher RAM34 und 35 geladen, wenn ein Unterlaufzustand aufgetreten ist. Zum Zeitpunkt des Empfangs der Unterbrechung von dem Flip-Flop 88 prüft der Dialogprocessor MLCP10 den Speicher RAM35, um den Unterlaufzustand festzustellen. Insbesondere gibt der Dialogprocessor MLCP10 über den Decodierer 21 ein Steuerwort an die Eingänge SEL1 und SEL2 des Speichers RAM35, um eine zu lesende RAM-Adresse auszuwählen. Der Decodierer 21 veranlaßt ferner das Anlegen eines "0"-Signals an den Eingang F des Speichers RAM, wodurch die Ausgangssignale dieses Speichers freigegeben werden.
Wenn kein Unterlauf vorliegt, so bildet der Dialogprocessor MLCP ein nächstes Datenbyte in der zuvor beschriebenen Weise.
Es sei darauf verwiesen, dass immer dann, wenn der Dialogprocessor MLCP10 Statusinformationen von dem Speicher RAM35 in der zuvor beschriebenen Weise liest, der Ausgang des Gatters 28 auf einen "0"-Pegel umschaltet, um die Treiber 224-227 gemäß Figur 2b freizugeben. Die Statusinformation von der Geräteeinheit DCE16 wird daraufhin von den Empfängern 220-223 über Leitungen 229-232 an die Dreizustandsknoten 278-284 gemäß Figur 2e angelegt. Die Leitungen 279-285 werden von dem Dialogprocessor MCLP10 gelesen.
Ein Unterlauf tritt auf, wenn der Dialogprocessor MLCP10 kein neues Sende-Datenbyte zu dem Zeitpunkt geliefert hat, in dem ein vorangegangenes Datenbyte aus dem Speicher RAM134 durch den Microprocessor 110 herausgeschoben worden ist. Wenn das Flip-Flop 32 im gesetzten Zustand verbleibt, nachdem ein Datenbyte aus dem Speicher RAM134 herausgeschoben worden ist, so wird ein Unterlaufzustand angezeigt.
Das Firmware-Steuersystem sendet daraufhin eine Abbruch-Bitfolge an die Geräteeinheit DCE16. Wenn ferner eine zuvor durch das Flip-Flop 88 ausgegebene Unterbrechung behandelt worden ist, so wird der laufende Unterlaufstatus in den Speicher RAM35 geladen und eine andere Unterbrechung durch das Flip-Flop 88 erzeugt, um den Dialogprocessor MLCP zu informieren, dass ein Unterlauf aufgetreten ist. Der Dialogprocessor MLCP kann sodann eine nächste Nachrichtenbandsprosse starten, indem er Daten in die Speicher RAM26 und 30 in der zuvor beschriebenen Weise lädt.
Sobald die Daten von den Speichern RAM26 und 30 zu dem Microprocessor 110 übertragen worden sind und der Dialogprocessor MLCP vermerkt hat, dass zusätzliche Daten zu dem Adapter HCLA übertragen werden können, besitzt der Dialogprocessor MLCP eine Zeitperiode von n Bits, wobei "n" die Bytegröße der zu übertragenden Daten darstellt. Wenn zusätzliche Daten durch den Dialogprocessor MLCP geliefert werden, so wird das Flip-Flop 32 durch den Dialogprocessor MLCP zurückgestellt, indem ein "1"-Tastimpuls am Ausgang D3 des Decodierers 21 gemäß Figur 2a erzeugt wird, wenn Daten in die Speicher RAM26 und 30 zu laden sind. Der Dialogprocessor MLCP stellt sodann das Flip-Flop 88 zurück, indem ein "1"-Tastsignal am Ausgang des NAND-Gatters 29 erzeugt wird, welches Tastsignal dem Eingang K des Flip-Flops zugeführt wird.
Während die Speicher RAM26 und 30 gelesen werden, wird das zuvor beschriebene Sendesteuerbyte durch den Microprocessor 110 überprüft, um die laufende Bytgröße festzustellen und den Auftritt des letzten Bytes in einer Nachrichtenbandsprosse zu erfassen.
Nachdem ein Datenbyte, das eine beliebige Bytegröße aufweisen kann in einen Eingang des Microprocessors 110 geladen ist, tritt eine Verschiebeoperation nach rechts auf, wodurch das Datenbyte in den Speicher RAM134 geladen wird. Das Datenbyte wird sodann erneut in einen internen Speicher RAM des Microprocessors 110 geladen, um 1 Bit nach rechts verschoben und erneut in den Speicher RAM134 geladen. Das am weitesten rechts befindliche Bit des Datenbytes wird unter Firmwaresteuerung aus dem Ausgang D1 des Microprocessors 110 herausgeschoben und zu dem Eingang D des Flip-Flop 236 Figur 2d gegeben. Beim nächsten Auftritt eines positiv verlaufenden Impulses des DCE-Sendetaktsignales auf der Leitung 200 wird der Inhalt des internen Speichers RAM des
Microprocessors 110 erneut nach rechts verschoben, um ein anderes Bit in das Flip-Flop 236 zu laden. Zusätzlich wird der Inhalt des Flip-Flops 236 in das Flip-Flop 209 geladen. Beim nächsten Auftritt eines positiv verlaufenden Impulses in dem Sendetaktsignal wird ein nächstes Sendedatenbit von dem Flip-Flop 236 zu dem Flip-Flop 209 übertragen. Die Datenbits werden durch das Flip-Flop 209 mit der Sendetaktfrequenz verschoben und über den Eingang D2 des Multiplexers 202 und den Treiber 214 auf die Leitung 215 gegeben, die zu der Geräteeinheit DCE16 führt. Dieser Prozess setzt sich n-mal fort, wobei der Buchstabe "n" die Bytegröße bezeichnet.
Nachdem ein Datenbyte aus dem Microprocessor 110 herausgeschoben worden ist, führt das Firmware-Steuersystem einen TAMN-Befehl aus, um das Flip-Flop 32 gemäß Figur 2a zu testen. Wenn das Flip-Flop 32 gesetzt ist, so wird ein Fehlerzustand angezeigt, in welchem der Dialogprocessor MLCP die Daten nicht mit der Verarbeitungsgeschwindigkeit des Adapters HCLA übertragen hat. Es ist somit ein Unterlaufzustand aufgetreten.
Beim Auftritt eines Bandsprossenendes, was durch das Bit 3 des Sendesteuerbytes angezeigt wird, wird in der zuvor beschriebenen Weise ein Statuswort in den Speicher RAM35 beim Auftritt einer nächsten Unterbrechung des Flip-Flops 88 geladen, um dem Dialogprocessor MLCP anzuzeigen, dass die vorangegangene Datennachricht korrekt zu der Geräteeinheit DCE16 übertragen wurde.
Zwischen den Nachrichtenbandsprossen werden entweder Hinweisfolgen oder Abbruchfolgen durch den Adapter HCLA erzeugt und zu der Geräteeinheit DCE16 übertragen. Insbesondere wird das Bit 3 des Sendesteuerbytes, das ein Nachrichtenende festlegt, zwischen den Bandsprossen überwacht, um anzuzeigen, ob eine Hinweis- oder eine Abbruchfolge an die Geräteeinheit DCE16 auszugeben ist.
Der Adapter HCLA14 besitzt ferner eine Möglichkeit, einem Empfänger anzugeben, ob Daten- oder Steuerbytes übertragen werden. Insbesondere bestehen die Hinweis- oder Abbruch-Steuerbytes aus 6 oder mehr aufeinanderfolgenden Bits mit dem Wert "1". Wenn 5 oder mehr aufeinanderfolgende Bits mit dem Wert "1" in einer Informationsübertragung auftreten, so fügt der Adapter HCLA ein Bit mit dem Wert "0" nach dem Auftritt des fünften aufeinanderfolgenden "1"-Bits hinzu, um dem Empfänger anzuzeigen, dass Daten zu übertragen sind. Der Empfänger entfernt daraufhin das "0"-Bit um die Datennachricht so zu rekonfigurieren, dass alle Bits den Wert "1" aufweisen.
Dieses Merkmal tritt bei einer Sendeoperation zwischen den Speicherplätzen 51300 und 54400 in dem Firmwareprogramm gemäß dem Anhang A auf. Wenn eine Empfangsoperation auftritt, so wird ein Bit mit dem Wert "0" entfernt, wie dies zwischen den Speicherplätzen 98400 und 101900 und den Speicherplätzen 105000 und 105100 angezeigt ist.
Wenn eine Datenempfangsoperation angefordert ist, wobei Daten von der Geräteeinheit DCE16 zu dem Dialogprocessor MLCP10 zu übertragen sind, so gibt der Dialogprocessor MLCP10 ein Hauptlöschsignal an die Leitung 69 gemäß Figur 2a aus, um das Flip-Flop 238 zurückzustellen. Immer wenn das Flip-Flop 238 zurückgestellt wird, befindet sich der Ausgang Q diese Flip-Flops auf einem "0"-Pegel, wobei dieser Wert dem Setzeingang des Flip-Flops 38 gemäß Figur 2a zugeführt wird. Der Ausgang Q des Flip-Flops 38 schaltet darauf- hin auf einen "0"-Pegel um. Dieser Zustand kann durch den Multiplexer 137 durch den zuvor beschriebenen TAMN-Befehl getestet werden. Während der Periode, in der sich der Ausgang Q des Flip-Flops 38 auf einem "0"-Pegel befindet, werden keine zusätzlichen Daten von der Geräteeinheit DCE 16 angenommen, und es werden keine neuen Nachrichten durch den Microprocessor 110 zusammengesetzt.
Wenn der Dialogprocessor MLCP10 bereit ist, eine Empfangsoperation auszulösen, so lädt er die Flip-Flops 207 und 237-243 gemäß Figur 2d in der zuvor beschriebenen Weise. Insbesondere wird das Flip-Flop 207 zurückgestellt, um die Eingänge A2-D2 des Multiplexers 202 auszuwählen. Zusätzlich wird das Flip-Flop 238 gesetzt, um die Rückstellung des Flip-Flops 38 zu gestatten. Wenn das Firmware-Steuersystem ein "0"-Signal am Ausgang D1 des Decodierers 154 erzeugt, so wird über die Leitung 84 das Flip-Flop 38 zurückgestellt, und es kann eine Empfangsoperation ausgelöst werden.
Der Dialogprocessor MLCP10 lädt den Speicher RAM20 mit einem 4-Bit-Empfangssteuerwort, wenn Daten von der Geräteeinheit DCE16 zu dem Dialogprocessor MLCP10 zu übertragen sind. Insbesondere steuert der Dialogprocessor MLCP die Ausgänge D3 und D4 des Decodierers 21 und die Leitung 71 um MLCP-Datenbits 4-7 in die adressierten Speicherplätze des Speichers RAM 30 zu laden. Die Bits 0, 1 und 2 des Steuerwortes zeigen die erwartete Bytegröße des empfangenen Datenbytes an.
Unter Firmwaresteuerung wird das Empfangssteuerwort über die UND-Knoten 270-276 zu den Dateneingängen des Microprocessors 110 übertragen. Insbesondere geben die Ausgänge D3 und D4 des Speichers PROM185, die an die Leitungen 47 und 48 angelegt werden und der Ausgang D1 des Speichers PROM182, der an die Leitung 50 angelegt wird, die Leitungen 43-46 frei, die zu den zuvor erwähnten Knoten 270-276 führen.
Der Microprocessor wird durch das Steuerwort zusammen mit einem Microbefehl betrieben, der durch das Firmware-Steuersystem an die Eingänge IN0-IN8 des Microprocessors angelegt wird. Das Ergebnis der Operation wird am Ausgang D0 des Microprocessors angezeigt und über ein NOR-Gatter 136 an den Eingang A6 des Multiplexers 137 angelegt. Wenn der Multiplexer 137 mit seinem Eingang A6 auf Grund der Ausgangssignale der UND-Knoten 274, 272 und 270 über die Leitungen 138-140 ausgewählt worden ist, so wird der Eingang A6 des Multiplexers über das Flip-Flop 149 an den Decodierer 141 angelegt, um diesen freizugeben. Auf Grund von Firmware-Steuersystemsignalen auf den Leitungen 150-152 werden die Ausgänge D0 und D7 des Decodierers 141 über das UND-Gatter 153 an den Decodierer 154 angelegt, um diesen freizugeben.
Wenn der Adapter HCLA14 bereit ist, Daten von der Geräteeinheit DCE16 zu empfangen, was durch einen "1"-Pegel am Ausgang Q des Flip-Flops 238 und am Ausgang Q des Flip-Flops 38 angezeigt wird, so werden Datenbits von der Geräteeinheit DCE16 angenommen. Insbesondere wird ein DCE-Empfangstaktsignal mit einer Taktfrequenz von bis zu 20.0KHz von der Geräteeinheit DCE16 auf der Leitung 203 gemäß Figur 2d empfangen. Das Taktsignal wird über den Eingang B2 des Multiplexers 202 und den Inverter 211 an die Takteingänge der Flip-Flops 212 und 213 angelegt. Datenbits von der Geräteeinheit DCE16 werden auf der Leitung 205 empfangen und über den Empfänger 206 und den Eingang C2 des Multiplexers 202 an den Eingang D des Flip-Flops 212 angelegt. Beim Auftritt einer jeden Anstiegsflanke des DCE-Empfangstaktsignales am Ausgang des Inverters 211 wird ein Datenbit von der Geräteeinheit DCE16 in das Flip-Flop 212 verschoben, und es wird das Flip-Flop 213 gesetzt.
Das Firmware-Steuersystem überwacht den Ausgang Q des Flip-Flops 213 auf der Leitung 145 durch Auswahl des Einganges A5 des Multiplexers 137 in der zuvor beschriebenen Weise. Wenn der Ausgang Q den Pegel "1" aufweist, so stellt das Firmware-Steuersystem das Flip-Flop 213 zurück, indem ein "0"-Signal am Ausgang D5 des Decodierers 154 ausgegeben wird. Das Firmware-Steuersystem führt sodann eine Routine aus, um Daten von der Geräteeinheit DCE16 zu empfangen, was an dem Speicherplatz 98400 des Anhanges A angezeigt ist.
Der Ausgang Q des Flip-Flops 212 wird dem Dreizustandstreiber 127 gemäß Figur 2b zugeführt. Wenn das Firmware-Steuersystem ein "0"-Signal auf der Leitung 129 ausgibt, um den Ausgang des Treibers 127 freizugeben und dem Microprocessor 110 einen Microbefehl zuführt, um eine Rechtsverschiebung auszuführen, so wird das DCE-Datenbit über den Treiber angelegt und in einem Eingangsspeicher RAM des Microprocessors 110 nach rechts verschoben. Der zuvor beschriebene Prozess wird für jede Anstiegsflanke des DCE-Empfangstaktsignals am Ausgang des Inverters 211 wiederholt.
Auf diese Weise werden Datenbitfolgen von der Geräteeinheit DCE16 in den Eingangsspeicher RAM des Microprocessors 110 zum Zwecke der weiteren Prüfung verschoben. Insbesondere signalisiert der Auftritt eines 8-Bit-Signales mit einem "0"-Bit, gefolgt von 6 aufeinanderfolgenden "1"-Bits und einem "0"-Bit eine Hinweisfolge. Die Hinweisfolge kann den Beginn einer Nachrichtenbandsprosse anzeigen, oder sie kann genauer anzeigen, dass eine Nachrichtenbandsprosse folgen soll. Wenn eine Hinweisfolge von einer Nicht-Hinweisfolge gefolgt wird, so zeigt die Nicht-Hinweisfolge an, dass der erste Teil der Nachricht begonnen hat. Wenn die Nicht-Hinweisfolge aus sieben oder mehr, jedoch aus weniger als 15 aufeinanderfolgenden
"1"-Bits besteht, so wird jedoch eine Abbruchfolge angezeigt. Die Abbruchfolge tritt auf, wenn bei einer Datenübertragung irgendetwas falsch verlaufen ist. Der Datenempfänger missachtet daraufhin die übertragene Information während der laufenden Nachrichtenbandsprosse.
Wenn 15 oder mehr "1"-Bitsignale in einer Folge auftreten, so liegt ein Leerlauf-Verbindungszustand vor. Der Leerlauf-Verbindungszustand zeigt an, dass keine weiteren Daten mehr auftreten sollen.
Eine Hinweisfolge von Bits wird benutzt, um anzuzeigen, dass ein Ende einer Bandsprosse aufgetreten ist und eine folgende Leerlauf-Verbindungszustandsfolge würde anzeigen, dass die Empfangsoperation vervollständigt worden ist.
Bei der Überprüfung der Bitfolge, die in den internen Speicher RAM des Microprocessors 110 verschoben wird, bearbeitet der Microprocessor einen TAMN-Befehl, der durch das Firmware-Steuersystem geliefert wird, um den Auftritt einer bestimmten Folge von Bits zu testen. Wenn die bestimmte Folge von Bits gefunden worden ist, so schaltet der Ausgang DO des Microprocessors auf der Leitung 135 auf einen "1"-Pegel, um eine erfüllte Bedingung anzuzeigen. Wenn die Bedingung unerfüllt ist, so schaltet jedoch die Leitung 135 auf einen "0"-Pegel. Dieser Zustand wird der Firmware durch den Multiplexer 137 in der zuvor beschriebenen Weise signalisiert. Wenn der Ausgang D0 des Microprocessors den Logikpegel "1" aufweist, so wird ein nächster Befehl in dem Firmwareprogramm gemäß dem Anhang A bearbeitet. Weist dieser Ausgang jedoch den Logikpegel "0" auf, so wird der nächste Befehl in dem Firmwareprogramm ausgelassen.
Die binäre Informationsfolge von der Geräteeinheit DCE16 wird anfänglich erfasst, um eine Hinweisfolge festzustellen, die den Beginn einer Bandsprosse anzeigt. Bei der Feststellung einer Hinweisfolge, wird der Datenbitstrom mit 8 Bit auf einmal erfasst, um eine Nicht-Hinweisfolge festzustellen. Der Auftritt einer Nicht-Hinweisfolge zeigt ein erstes Datenbyte in einer Bandsprosse an. Wenn eine weitere Hinweisfolge oder eine Abbruchfolge auftritt bevor 24 Bits einer Nicht-Hinweisfolge auftreten, so ist die angezeigte Nachrichtenbandsprosse zu kurz und nicht akzeptierbar. Wenn eine zweite Hinweisfolge festgestellt wird, nachdem die nicht akzeptierbare Nachrichtenbandsprosse angezeigt ist, so kann der Beginn einer zweiten Nachrichtenbandsprosse aufgetreten sein. Wenn eine Abbruchfolge in einer nicht akzeptierbaren Nachrichtenbandsprosse festgestellt wird, so schaut jedoch das Firmware-Steuersystem weiter nach einer zweiten Hinweisfolge oder einer Leerlauf-Verbindungszustandsbedingung. Es sei darauf verwiesen, dass die Hinweis-, Abbruch- und Leerlaufverbindungszustand-Bitfolgen niemals zu dem Dialogprocessor MLCP10 übertragen werden. Die Annahme solcher Bitfolgen wird jedoch berichtet.
Wenn das Firmware-Steuersystem einen Leerlaufverbindungszustand feststellt, so wird der Dialogprocessor MLCP10 durch eine Statuswortübertragung informiert. Die Firmware erfasst den Ausgang Q des Flip-Flops 88 in Figur 2b, um festzustellen, ob der Speicher RAM35 in einer Sendeoperation benutzt wird. Wenn das Flip-Flop 88 zurückgestellt wird, so tritt eine Sendeoperation nicht auf und ein Statuscode wird zu dem Speicher RAM35 in der zuvor beschriebenen Weise übertragen. Das Firmware-Steuersystem gibt zusätzlich ein "0"-Signal über den Ausgang D3 des Decodierers 154 an die Leitung 91 aus. Das Signal wird über den Inverter 90 gemäß Figur 2a zu dem Eingang J des Flip-Flops 87 übertragen. Ein "0"-Empfangsbehandlungsanforderungssignal wird hierdurch am Ausgang Q des Flip-Flops 87 gebildet. Da der Ausgang Q des Flip-Flops 38 sich auf dem Logikpegel "1" befindet, schaltet der Ausgang des UND-Gatters 86 auf einen Logikpegel "0" um, um dem Dialogprocessor MLCP10 das Lesen der Statusinformation in den Speicher RAM35 zu signalisieren. Auf Grund dessen liest der Dialogprocessor MLCP10 den Speicher RAM35 und stellt das Flip-Flop 87 zurück. Insbesondere gibt der Decodierer 21 ein "0"-Signal an seinem Ausgang D6 aus, und der Dialogprocessor MLCP gibt ein Logiksignal auf der Leitung 92 ab. Der Ausgang des Gatters 83 schaltet daraufhin auf einen "1"-Pegel um, welcher Pegel dem Eingang K des Flip-Flops 87 zur Rückstellung zugeführt wird. Dem Dialogprocessor MLCP10 wird hierdurch mitgeteilt, dass ein Leerlaufverbindungszustand vorliegt, und er teilt seinerseits dem Adapter HCLA14 mit, dass das Statuswort gelesen worden ist.
Nachdem 24 Bits in einer Nachrichtenbandsprosse festgestellt worden sind, wird ein erstes Datenbyte mit 8 Bit zu dem Dialogprocessor MLCP10 übertragen. Wenn keine Sendeoperation auftritt, so wird das Datenbyte von den Leitungen 57-60 in die Speicher RAM34 und 35 über das Gatter 56 geladen. Insbesondere werden 4 Datenbits in den Speicher RAM34 und 4 Datenbits in Speicher RAM35 geladen. Zusätzlich zu den 4 Datenbits wird ein Nachrichtenbandsprosse-Statusbyte in den Speicher RAM in der zuvor beschriebenen Weise geladen. Ein Statusbyte mit lauter "0"-Bits zeigt an, dass ein Datenbyte in dem Speicher RAM34 und 35 vorliegt und dass ein solches Byte nicht das letzte Byte der Bandsprosse ist. Ein von 0 abweichendes Statusbyte zeigt an, dass ein letztes Datenbyte in einer Bandsprosse aufgetreten ist.
Das Firmware-Steuersystem erzeugt danach einen Tastimpuls an dem Ausgang D3 des Decodierers 154, der dem Eingang J des Flip-Flops 87 zugeführt wird, um eine Unterbrechung zu erzeugen. Dem Dialogprocessor MLCP10 wird dadurch mitgeteilt, dass Empfangsdaten und Statusinformationen in die Speicher RAM34 und 35 geladen worden sind. Auf Grund dessen liest der Dialogprocessor MLCP die Speicher RAM34 und 35. Insbesondere werden die Eingänge SEL1, SEL2 und F der Speicher RAM34 und 35 durch den Decodierer 21 gesteuert, um die empfangenen Daten an die Leitungen 61-68 zu liefern. Die Daten auf den Leitungen 61-64 werden über die Dreizustandsknoten 278-284 gemäß Figur 2e dem Dialogprocessor MLCP10 zugeführt. Die Daten auf den Leitungen 65-68 werden direkt dem Dialogprocessor MLCP zugeführt. Der Dialogprocessor MLCP stellt sodann das Flip-Flop 87 in der zuvor beschriebenen Weise zurück.
Bei der Informationsübertragung von dem Adapter HCLA14 zu dem Dialogprocessor MLCP10 werden die ersten zwei Datenbytes jeweils durch 8 Bits gebildet. Danach wird die Bytegröße durch das Empfangssteuerbyte im Speicher RAM30 angezeigt. Wenn eine Bytegröße weniger als 8 Bit aufweist, so wird das Byte nach rechts mit einem 8-Bit-Feld durch den Microprocessor 110 ausgerichtet, bevor es in die Speicher RAM34 und 35 geladen wird. Bevor jedes Byte jedoch in die Speicher RAM34 und 35 geladen wird, wird das Flip-Flop 88 unter Firmware-Steuerung in der zuvor beschriebenen Weise abgetastet, um einen Sendemoduszustand festzustellen. Ferner erfasst das Firmware-Steuersystem den Ausgang des Flip-Flops 87, um einen Empfangsmoduszustand festzustellen. Wenn das Flip-Flop 87 gesetzt ist, so liest der Dialogprocessor MLCP10 die letzten in den Speichern RAM34 und 35 gespeicherten Datenbytes und es wird ein Überlauffehler angezeigt. Wenn ein Überlaufzustand auftritt, werden weitere Datenbyteübertragungen zu dem Dialogprocessor MLCP gesperrt. Insbesondere erfolgen keine weiteren Datenbyteübertragungen zu den Speichern RAM34 und 35 und es wird keine Unterbrechung an den Dialogprocessor MLCP erzeugt, um anzuzeigen, dass die Speicher RAM34 und 35 zu lesen sind. Die vorstehend beschriebene Operation wird fortgesetzt bis eine Hinweisbitfolge oder eine Abbruchbitfolge festgestellt wird. Der Auftritt einer Hinweisbitfolge zeigt das Ende einer gültigen Nachrichtenbandsprosse an, während der Auftritt einer Abbruchfolge das Ende einer ungültigen Nachrichtenbandsprosse anzeigt.
Es sei darauf verwiesen, dass der Auftritt einer Hinweisbitfolge am Ende einer Nachrichtenbandsprosse nicht notwendigerweise bedeutet, dass alle Informationen innerhalb dieser Nachrichtenbandsprosse zu dem Dialogprocessor MLCP übertragen worden ist. Stattdessen kann sich die Information sowohl in den Speichern RAM34 und 35 als auch in den internen Speichern RAM des Microprocessors 110 befinden. Die letzten beiden in einer Nachrichtenbandsprosse auftretenden Bytes sind FCS-Bytes. Jeder der zwei in einem 8-Bit-Feld auftretenden Bytes liefert eine zyklische Redundanzprüfung CRC.
Nach dem Auftritt einer Hinweisbitfolge am Ende einer Nachrichtenbandsprosse tritt keine weitere Aktivität auf, bis der Dialogprocessor MLCP10 die Daten in den Speichern RAM34 und 35 gelesen hat und das Flip-Flop 87 zurückgestellt hat. Die Daten in den Speichern RAM34 und 35 zum Zeitpunkt der Rückstellung des Flip-Flops sind dem letzten Datenbyte am nächsten benachbart und gehen den FCS-Bytes voraus. Danach richtet das Firmware-Steuersystem das letzte Datenbyte nach rechts aus und führt erneut eine Prüfung aus, um sicherzustellen, dass ein Sendemoduszustand nicht vorliegt. Das letzte Datenbyte wird sodann in die Speicher RAM34 und 35 geladen.
Das Firmware-Steuersystem liefert einen Größenindikator für das letzte Datenbyte an die Eingänge A1-A3 des Speichers RAM35. Eine "1"-Signal wird ferner an den Eingang A4 des Speichers RAM35 geliefert, um anzuzeigen, dass das Datenbyte, das sich gerade in den Speichern RAM34 und 35 befindet, die letzten Daten der Nachrichten darstellt. Eine Empfangs- unterbrechung wird sodann am Ausgang des Flip-Flops 87 erzeugt, um den Dialogprocessor MLCP10 darauf zu verweisen, dass die Statusinformation aus den Speichern RAM34 und 35 zu lesen ist. Der Dialogprocessor MLCP liest zunächst den Status in den Speichern 34 und 35 und sodann die Daten in den Speichern RAM34 und 35. Danach stellt der Dialogprocessor MLCP das Flip-Flop 87 zurück.
Bei der Feststellung des zurückgestellten Zustandes des Flip-Flops 87 und bei der Erfassung der Zustände der Flip-Flops 88 und 87 zwecks Feststellung des nichtauftretenden Sendemodus und des Auftretens des Empfangsmodus lädt das Firmware-Steuersystem die Speicher RAM34 und 35 mit der rechten Hälfte des FCS-Bitfolge. Das Firmware-Steuersystem lädt sodann den Speicher RAM35 mit der Statusinformation, die durch lauter "0"-Stellen anzeigt, dass eine normale Nachrichten-Bandsprosse aufgetreten ist. Wenn eine kurze Nachrichten-Bandsprosse, eine Abbruch-Bandsprosse oder ein Überlaufzustand jedoch festgestellt worden ist, so wird die FCS-Bitfolge nicht zu dem Dialogprocessor MLCP übertragen. Insbesondere signalisiert das Bit 4 der Statusinformation den Auftritt einer kurzen Bandsprosse, das Bit 5 signalisiert den Auftritt eines Abbruchzustandes und das Bit 6 signalisiert den Auftritt eines Überlaufzustandes. Es sei darauf verwiesen, dass eine Bandsprosse mit weniger als 25 Bit automatisch unberücksichtigt bleibt. Eine Bandsprosse mit einer Bitzahl zwischen 25 und 31 wird als kurze Bandsprosse bezeichnet.
Wenn das Firmware-Steuersystem das Flip-Flop 87 setzt, um den Dialogprocessor MLCP10 in der zuvor beschriebenen Weise zu unterbrechen, so wird die zuvor beschriebene Operation für die linke Hälfte der FCS-Bitfolge wiederholt, die unter normalen Betriebsbedingungen ein Statuswort mit lauter "O"-
Stellen darstellt. Die FCS-Bitfolge wird zu dem Dialogprocessor MLCP10 durch das Firmware-Steuersystem unabhängig von dem Empfangstaktsignalen der Geräteeinheit DCE16 auf der Leitung 203 in Figur 2d übertragen.
Sollte der Dialogprocessor MLCP10 eine Beendigung der Nachrichtenbandsprosse zu irgendeinem Zeitpunkt während der Übertragung einer Bandsprosse von dem Adapter HCLA14 befehlen, so stellt der Dialogprocessor MLCP10 das Flip-Flop 238 zurück, welches seinerseits das Flip-Flop 38 setzt. Auf Grund dessen sperrt das Firmware-Steuersystem den Adapter HCLA14 gegen den Empfang weiterer Nachrichten, bis das Flip-Flop 238 erneut durch den Dialogprocessor MLCP gesetzt wird.
Im Folgenden sei eine Erläuterung einiger wichtiger Teile des Firmwareprogrammes gemäß dem Anhang A gegeben. Die Speicherplätze 2700-3400 der Liste beziehen sich auf Konstantenfelder, die entsprechend benannt und von einer Zahlen/Zahlenkonfiguration gefolgt werden, die sich auf das erste Bit und die Anzahl der Bits in einem Feld bezieht. Beispielsweise beginnt im Speicherplatz 2900 das ISCFLD-Feld bei dem Bit 7 und weist eine Größe von einem Bit auf. Wenn das Bit 7 den Wert "1" aufweist, so wird die Subanweisung gesperrt. Bei einem Wert von "0" für das Bit 7, ist jedoch die Subanweisung nicht gesperrt.
Es sei darauf verwiesen, dass auf bestimmte Bits in mehr als einem Feld Bezug genommen werden kann. Beispielsweise ist das Bit 7 sowohl in dem K-Feld am Speicherplatz 2800 und in dem ISCFLD-Feld am Speicherplatz 2900 enthalten. Dies ist statthaft, solange das Bit nicht gleichzeitig eine Konfliktinformation enthält.
Gemäß der Befehlsliste an den Speicherplätzen 25800-27700 werden die Befehle festgelegt, die an den Ausgängen D0-D7 des Befehlscodierers 141 gemäß Figur 2b auftreten. Die Operanten für jeden Befehl sind an den Speicherplätzen 2300-25600 definiert. Jeder Operand umfasst einen Feldtyp, einen Feldnamen und eine Felddefinition. Insbesondere bezeichnet an dem Speicherplatz 2300 der Feldtyp BRCHFLD ein Verzweigungsfeld. Der Feldname BRADDR stellt eine Verzweigungsadresse dar. Der der Verzweigungsadresse nachfolgende Teil des Operanden ist die Felddefinition. Die verschiedenen Arten von Operanden umfassen das Verzweigungsfeld, das Konstantenfeld und das Argument-Definitionsfeld.
Betrachtet man ferner den Speicherplatz 2300, so ist ersichtlich, dass das BRADDR-Feld mit dem Bit 10 beginnt und 10 Bits umfasst. Diese 10 Bit entsprechen den Firmware-Steuerspeicher-Logiksignalen der Speicher RAM 180, 185 und 186, die den Dateneingängen der Zähler 175-177 gemäß Figur 2c für die Ausführung eines Verzweigungsbefehls zugeführt werden.
Betrachtet man erneut die Befehlsdefinitionen an den Speicherplätzen 26 - 27300 so ist ersichtlich, dass zwei Felder in Klammern angegeben sind. Das erste Feld umfasst Variablen, die durch den Firmware-Decodierer 154 gemäß Figur 2b definiert werden müssen. Betrachtet man insbesondere den Speicherplatz 27200 so ist ersichtlich, dass der Firmware-Decodierer die Verzweigungsadresse zu füllen hat. Ein statthaftes Subfeld folgt danach, welches durch die Subfelder zwischen den Speicherplätzen 24700 und 25600 definiert wird.
Die Konstantenfelder werden in dem zweiten Feld definiert. Diese Konstantenfelder sollen während des Programmes konstant bleiben und werden durch das Firmware-Programm nicht erneut in Betracht gezogen.
Betrachtet man beispielsweise den Speicherplatz 87100 so folgt dem Zeichen $ ein Adresshinweis. Ein Adresshinweis in jedem Befehl ist nur erforderlich, wenn dieser Befehl während einer Verzweigungsoperation adressiert wird. Wenn eine Schritt für Schritt-Befehlsfortschaltung jedoch auftritt, so braucht nur das Zeichen $ in dem Hinweisfeld aufzutreten. Das nächste Feld ist ein Microbefehlsfeld WER, dem ein Operandenfeld folgt. Das als nächstes rechts auftretende Feld ist ein Kommentarfeld, das mit einem Rückstrichzeichen beginnt und mit einem Semikolon endet. Somit beginnt jeder Befehl mit dem Zeichen $ und endet mit dem ;.
Das hexadezimale Äquivalent des Hinweisfeldes des Microbefehles und der Operandenfelder tritt in der rechten Hälfte des Anhanges auf.
Betrachtet man die Firmwareliste, insbesondere im Hinblick auf die elektrischen Schaltkreisdiagramme gemäß den Figuren 2a-2e, so entsprechen die Bits 0-2 des Konstantenfeldes am Speicherplatz 2700 den Microprocessor-Steuerspeicherbit 0-2, die den Eingängen B3-B1 des Befehlsdecodierers 141 in Figur 2b zugeführt werden. Das Konstantenfeld am Speicherplatz 2800 bildet ein Mittel, durch welches Daten in den Microprocessor 110 geladen werden können. Das Feld von 4 Bits entspricht den Microprocessor-Steuerspeicherbits, die von dem Firmware-Steuersystem auf den Leitungen 188-191 in Figur 2e geliefert werden. Die Microprocessor-Eingangsdatenbits am Ausgang der UND-Knoten 270-276 werden dem Dateneingang des Microprocessors 110 zugeführt.
Betrachtet man den Speicherplatz 2900, so entspricht das Bit 7 des Sperr-Subfeldes dem Microprocessor-Steuerspeicherbit auf der Leitung 188 in Figur 2e. Betrachtet man den Speicherplatz 300, so wird das ALU-Datensteuerfeld, das mit dem Bit 19 beginnt, als Prüfcode benutzt, um sicherzustellen, dass andere Befehle nicht unkorrekt geschrieben werden. Betrachtet man den Speicherplatz 3100, so bezieht sich das Microprocessor-Datei-Sperr-Schreibfeld auf 5 Bits die mit dem Bit 20 beginnen. Diese Bits entsprechen den Microprocessor-Steuerspeicherbits 20-24, die auf den Leitungen 120, 119, 126, 125 und 129 gemäß Figur 2b zugeführt werden. Dieses Konstantenfeld dient dem Einfüllen von Bits in ein bezeichnetes Feld, um die bereits in dem Microprocessor 110 befindliche Information zu schützen, und sie werden nur bei der Ausführung von Verzweigungsoperationen benutzt.
Betrachtet man den Speicherplatz 2200, so umfassen die Lesefelder für die Sperrung des externen Speichers RAM und der Eingang-Pufferdatei 3 Bits, die mit dem Bit 25 beginnen. Diese Bits entsprechen den Microprocessor-Steuerspeicherbits 25-27, die an den Ausgängen D3, D2 und D1 des Speichers PROM182 gemäß Figur 2c ausgegeben werden. Am Speicherplatz 3300 besteht das Konstantenfeld für die Sperrung des externen Speichers RAM nur aus dem Bit 25, welches dem Microprocessor-Steuerspeicherbit 25 entspricht, das an dem Ausgang D3 des Speichers PROM182 ausgegeben wird.
Die drei Bits des ISRFLD-Konstantenfeldes am Speicherplatz 3200 des Firmware-Programms geben die Ausgänge der Speicher RAM26, 30 und 134 frei. Das Bit 25 des IERFLD-Konstantenfeldes am Speicherplatz 3300 gibt nur den Ausgang des Speichers RAM134 frei. Das Gesamtbit-Feld am Speicherplatz 3400 umfaßt alle 28 Bits des Steuerspeichers, der durch die Speicher PROM180-186 gebildet wird. Dieses Konstantenfeld wird benutzt, um unbenutze Speicherplätze auf Null zu setzen.
Das Argumentdefinitionsfeld FA am Speicherplatz 4700 des Firmwareprogrammes wählt die A-Dateiadresse des Speichers RAM A in dem Microprocessor 110 aus. Das Feld FB am Speicherplatz 5400 wählt die B-Dateiadresse des Speichers RAM B innerhalb des Microprocessors 110 aus. Die Bits des FA-Feldes werden den Eingängen RA1-RA4 des Microprocessors zugeführt und die Bits des FB-Feldes werden an die Eingänge RB1-RB4 des Microprocessors angelegt.
Das Argument-Definitionsfeld OPFLD am Speicherplatz 8300 besetzt ein unterteiltes Feld bestehend aus 7 Bit: Dieses Feld umfasst das Bit 3 und die Bits 16-21. Jedes dieser Bits enspricht den Microprocessor-Steuerspeicherbits, die zu den Eingängen des Microprocessors 110 führen und sie steuern die ALU-Logik innerhalb des Microprocessors.
Betrachtet man den Speicherplatz 17200, so umfasst das Argument-Definitionsfeld FDFLD 3 Bits, die mit dem Bit 22 beginnen. Diese Bits entsprechen den Microprocessor-Steuerspeicherbits 22, 23 und 24. Die Bits 22 und 23 werden an den Ausgängen D2 und D1 des Speichers PROM181 gemäß Figur 2c ausgegeben und das Bit 24 wird an dem Ausgang D4 des Speichers PROM182 ausgegeben.
Eine Verschiebeoperation nach rechts wird angezeigt, wenn sich das Bit 22 auf dem "1"-Pegel befindet und die Bits 23 und 24 den "0"-Pegel aufweisen. Ein von der Geräteeinheit DCE16 empfangenes Datenbit wird hierbei in den Microprocessor 110 hineingeschoben. Wenn die Bits 22, 23 und 24 jeweils den "1"-Pegel aufweisen, so wird eine Linksverschiebung angezeigt und ein Empfangsbit wird nicht in den Microprocessor 110 hineingeschoben. Jede andere Kombination der Bits 22 und 23 sperrt lediglich den Treiber 127 solange, wie sich das Bit 24 auf dem "1"-Pegel befindet.
Betrachtet man den Speicherplatz 18500 des Firmwareprogrammes gemäß dem Anhang A, so umfasst das Argument-Definitionsfeld RAFLD vier Microprocessor-Steuerspeicherbits, die mit dem Bit 8 beginnen. Die Buchstabenkombination RA steht für die externe RAM Speicheradresse und bezieht sich auf den Speicher RAM 134. Die Microprocessor-Steuerspeicherbits 8-11 werden an den Ausgängen D4, D3, D2 und D1 des Speichers PROM185 entsprechend ausgegeben. Die Bits wählen eine Schreibadresse aus, wenn die Information in den Speicher RAM 134 geschrieben wird, und sie wählen eine Leseadresse aus, wenn die Information aus dem Speicher RAM134 gelesen wird.
Betrachtet man den Speicherplatz 19900, so bezieht sich das Argument-Definitionsfeld OBFFLD auf die vier Microprocessor-Steuerspeicher-Bits 8-11, die den Eingängen der Speicher RAM 26, 30, 34 und 35 zugeführt werden. Insbesondere wird das Bit 8 dem Eingang L2 des Speichers RAM34, das Bit9 den Eingängen SEL1 der Speicher RAM 26 und 30, das Bit 10 dem Eingang L1 des Speichers RAM34 und das Bit 11 dem Eingang L1 des Speichers RAM 35 zugeführt.
Am Speicherplatz 21200 ist ein Eingangspuffer-Dateifeld gezeigt, das aus einem unterteilten 4-Bit-Feld besteht, das die Microprocessor-Steuerspeicherbits 8, 9 und 26, 27 umfaßt, die den
Speichern RAM 26 und 30 zugeführt werden. Insbesondere werden die Bits 8 und 9 den Eingängen SEL2 und SEL1 der Speicher RAM 26 und 30 gemäß Figur 2a zugeführt. Das Bit 26 wird dem Freigabeeingang F des Speichers RAM26 und das Bit 27 wird dem Freigabeeingang F des Speichers RAM30 zugeführt.
Betrachtet man den Speicherplatz 22800 des Firmwareprogrammes, so umfasst ein Argument-Definitionsfeld TSTFLD 3 Bits, die mit dem Bit 4 beginnen. Diese Bits entsprechen den Microprocessor-Steuerbits 4-6, die den Leitungen 191, 190 und 189 gemäß Figur 2e zugeführt werden, um Auswahl-Steuersignale für den Multiplexer 137 zu bilden. Bezieht man sich auf den Speicherplatz 24700, so umfasst das Argument-Definitionsfeld SUBFLD ebenfalls die Microprocessor-Steuerspeicherbits 4-6. Die Bits des Subfeld-Argument-Definitionsfeldes werden den Leitungen 191, 190 und 189 gemäß Figur 2e zugeführt, um Eingangssignale für den Decodierer 154 gemäß Figur 2b zu bilden.
Die zuvor beschriebenen Felder werden bei der Definition eines jeden der Microbefehle in den Speicherplätzen 26-27400 verwendet. In den Feldern eines jeden Befehles sind die dem Buchstaben C folgenden Zahlen Oktalzahlen und jene Zahlen, die dem Symbiol # folgen hexadezimale Zahlen. Jeder der Befehle besitzt ein variables Feld, das als Argument-Definitionsfeld bekannt ist und ein Konstantenfeld. Alle Befehle mit Ausnahme des Befehles TAMN sind Einzelzyklusbefehle. Der Befehl TAMN ist jedoch ein Doppelzyklusbefehl, bei dem die Ausführung des nächsten Befehles durch die Ausgabe des Befehles TAMN bewirkt wird.
Beim Laden einer Befehlsgruppe in die programmierbaren Festwertspeicher PROM180-186 wird jeder der Befehle in diesen Festwertspeichern verteilt. Bezieht man sich insbesondere auf den Speicherplatz 75300 und das dort angezeigte hexadezimale Bildfeld, so wird der Buchstabe D, der die Bits 0-3 umfaßt, in dem Speicher PROM183 abgelegt. Der die Bits 4-7 umfassende Buchstabe F wird in dem Speicher PROM184 abgelegt, die Hexadezimalzahl 2 wird in dem Speicher PROM185 abgelegt, die Hexadezimalzahl 0 wird in dem Speicher PROM186 abgelegt, der Buchstabe F wird in dem Speicher PROM180 abgelegt, der Buchstabe D wird in dem Speicher PROM181 abgelegt und der Buchstabe B wird in dem Speicher PROM182 abgelegt. Der Ausgang D4 eines jeden Speichers PROM bildet das am weitesten links stehende Bit und der Ausgang D1 bildet das am weitesten rechts stehende Bit. Wenn beispielsweise die dritte hexadezimale Zahl durch D gebildet wird, wie dies am Speicherplatz 31100 gezeigt ist, so besitzen die Ausgänge D4 bis D4 des Speichers PROM185 eine Wertigkeit von 1101 hinsichtlich ihrer Bits.
Das vorstehend teilweise beschriebene Firmwareprogramm ist in den erwähnten programmierbaren Festwertspeichern PROM abgelegt. Im Gegensatz zu Rechenprogrammen (Software) werden durch die Firmware Logikschaltkreise in Festwertspeichern beschrieben, die durch die Software unter bestimmten Umständen eine Änderung erfahren können. (Definition siehe "Computer Dictionary and Handbook" von Charles J. Sippl und Charles P. Sippl, erschienen bei Howard W. Sams & Co., Inc.)

Claims (2)

1. Hardware/Firmware-Dialogsteuerlogik-System zur Gestattung der gleichzeitigen bidirektionalen Datenübertragung zwischen einem Dialogprocessor und einem Dialogkanal, gekennzeichnet durch:
a) Eine Speichereinrichtung in elektrischer Verbindung mit dem Dialogprocessor zur Speicherung der Daten und von Status- und Steuerinformationen, welche zwischen dem Dialogprocessor und dem Steuerlogiksystem ausgetauscht werden;
b) Eine Firmware-Steuereinrichtung, die auf den Dialogprocessor anspricht und mit der Speichereinrichtung elektrisch verbunden ist, um Microbefehlsfolgen für die Operationssteuerung des Steuerlogiksystems zu liefern;
c) Eine Microprocessor-Logiksteuereinrichtung in elektrischer Verbindung mit der Firmware-Steuereinrichtung und der Speichereinrichtung zur Modifizierung der Microbefehlsfolgen und zur seriellen Aufreihung und Entreihung der Daten; d) Eine Schnittstellenlogikeinrichtung in elektrischer Verbindung mit der Microprocessor-Logiksteuereinrichtung und der Firmware-Steuereinrichtung zur Lieferung von Unterbrechungs-Behandlungsanforderungen und von Steuerinformationen an den Dialogprocessor, den Dialogkanal und das Steuerlogiksystem.
2. Hardware/Firmware-Dialogsteuerlogik-System zur Gestattung der gleichzeitigen bidirektionalen Datenübertragung zwischen einem Dialogprocessor und einem Dialogkanal, gekennzeichnet durch:
a) Eine erste Speichereinrichtung in elektrischer Verbindung mit dem Dialogprocessor zur Speicherung von Steuer- und Dateninformation;
b) Eine zweite Speichereinrichtung in elektrischer Verbindung mit dem Dialogprocessor zur Speicherung von Status- und Dateninformation;
c) Eine auf den Dialogprocessor ansprechende Processor-Codiereinrichtung zur Ausgabe von Anweisungen für die Steuerung des Einschreibens von Steuer- und Dateninformation in die erste Speichereinrichtung und des Auslesens von Daten- und Statusinformation aus der zweiten Speichereinrichtung;
d) Eine Unterbrechungs-Steuerlogikeinrichtung in elektrischer Verbindung mit dem Dialogprocessor und der Processor-Decodiereinrichtung für die Ausgabe von Unterbrechungen, um Daten, Steuer- und Statusinformationen aus dem Dialogprocessor anzufordern; e) Eine Logik-Resynchronisierungseinrichtung in elektrischer Verbindung mit der Processor-Decodiereinrichtung für die Auslösung des Steuerlogiksystems, um Dateninformationen von der Dialogleitung zu empfangen;
f) Einen Microprocessor in elektrischer Verbindung mit der ersten und zweiten Speichereinrichtung für die serielle Aufreihung von Daten von dem Dialogprocessor und für die serielle Entreihung von Daten von der Dialogleitung;
g) Einen Firmware-Steuerspeicher in elektrischer Verbindung mit dem Microprocessor und der ersten und zweiten Speichereinrichtung, um die Operation des Steuerlogiksystems zu steuern;
h) Einen auf den Dialogprocessor ansprechenden Adresszähler für die Adressierung des Firmware-Steuerspeichers, um eine Folge von Microbefehlen zu bilden;
i) Eine Firmware-Befehlsdecodiereinrichtung in elektrischer Verbindung mit dem Microprocessor und dem Firmware-Steuerspeicher, um das Einschreiben von Daten in die zweite Speichereinrichtung, das Laden von Daten in den Microprocessor und die Fortschreibung des Adresszählers zu steuern;
j) Einen Microprogramm-Subanweisungsgenerator, der auf den Firmware-Steuerspeicher und die Firmware-Befehlsdecodiereinrichtung anspricht, um den Betrieb der Unterbrechungs-Steuerlogikeinrichtung und der Logik-Resynchronisiereinrichtung zu steuern; k) Einen auf dem Firmware-Steuerspeicher ansprechenden Multiplexer in elektrischer Verbindung mit dem Microprocessor, der Unterbrechungs-Steuerlogikeinrichtung und der Logik-Resynchronisiereinrichtung, um die Modifikation von Microbefehlen in der Firmware-Befehlsdecodiereinrichtung zu steuern;
l) Eine Dialogleitung-Schnittstellenlogik in elektrischer Verbindung mit dem Microprocessor, dem Microprogramm-Subanweisungsgenerator und der Dialogleitung, um den Auftritt eines Sende-Datenbits oder eines Empfangs-Datenbits dem Multiplexer zu signalisieren;
m) Eine Leitungs-Steuerlogikeinrichtung, die auf die Processor-Decodiereinrichtung und den Dialogprocessor anspricht, um Steuersignale an die Dialogleitung, die Resynchronisiereinrichtung und die Unterbrechungs-Steuerlogik-Einrichtung zu liefern.
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