JPH0433057B2 - - Google Patents
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- JPH0433057B2 JPH0433057B2 JP60192450A JP19245085A JPH0433057B2 JP H0433057 B2 JPH0433057 B2 JP H0433057B2 JP 60192450 A JP60192450 A JP 60192450A JP 19245085 A JP19245085 A JP 19245085A JP H0433057 B2 JPH0433057 B2 JP H0433057B2
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- 238000000034 method Methods 0.000 description 9
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
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Description
【発明の詳細な説明】
ａ 技術分野
この発明は、例えばコンピユータ支援設計
（CAD）などで形成される描画用のベクタデータ
を静電プロツタ等のラスタ型プロツタ用のラスタ
データに変換するベクタ／ラスタ変換器の制御装
置に関するものである。
（CAD）などで形成される描画用のベクタデータ
を静電プロツタ等のラスタ型プロツタ用のラスタ
データに変換するベクタ／ラスタ変換器の制御装
置に関するものである。
ｂ 従来技術及びその問題点
従来のこの種の装置の一例を第５図を参照して
説明すると、図示しないホストコンピユータから
送られてくる描画用のベクタデータVDをある種
の衆知のアルゴリズムに従つてラスタデータRD
に変換する処理装置１は、その選択信号SSによ
つて制御されるバスマルチプレクタ２を介してそ
の変換データであるラスタデータRDを記憶装置
３，４に指定のアドレスADに対応して書き込
む。
説明すると、図示しないホストコンピユータから
送られてくる描画用のベクタデータVDをある種
の衆知のアルゴリズムに従つてラスタデータRD
に変換する処理装置１は、その選択信号SSによ
つて制御されるバスマルチプレクタ２を介してそ
の変換データであるラスタデータRDを記憶装置
３，４に指定のアドレスADに対応して書き込
む。
そして、出力制御装置５が、やはり処理装置１
からの選択信号SSによつて制御されるバスマル
チプレクサ６を介して記憶装置３，４から指定の
アドレスADに対応するラスタデータRDを順次
読み出してラスタ型プロツタ７に出力するように
なつている。
からの選択信号SSによつて制御されるバスマル
チプレクサ６を介して記憶装置３，４から指定の
アドレスADに対応するラスタデータRDを順次
読み出してラスタ型プロツタ７に出力するように
なつている。
そして、記憶装置３，４の容量及び書込／読出
態様は、容量が数ラスタ乃至数＋ラスタ分を記憶
し得る容量で、書込／読出態様が記憶装置３，４
の一方にラスタデータRDを書き込んでいる間に
他方から既に書き込まれているラスタデータRD
を読み出す態様になつており、それによつてA0
版等の大きな図面を描画するようなデータ量が厖
大になる場合でも、多大な容量の記憶装置を用意
しなくても済むようにしている。
態様は、容量が数ラスタ乃至数＋ラスタ分を記憶
し得る容量で、書込／読出態様が記憶装置３，４
の一方にラスタデータRDを書き込んでいる間に
他方から既に書き込まれているラスタデータRD
を読み出す態様になつており、それによつてA0
版等の大きな図面を描画するようなデータ量が厖
大になる場合でも、多大な容量の記憶装置を用意
しなくても済むようにしている。
しかしながら、上記のような従来装置では、ベ
クタデータ量が非常に多くなつた場合、次のよう
な問題があつた。
クタデータ量が非常に多くなつた場合、次のよう
な問題があつた。
すなわち、ベクタデータ量が厖大になつて、処
理装置１がそのベクタデータVDを変換したラス
タデータRDを記憶装置３，４に書き込む時間が
記憶装置３，４からラスタデータRDを読み出し
てラスタ型プロツタ７へ出力描画させる時間より
長くなると、１つの読み出されたラスタデータに
よる描画が終了する度にラスタ型プロツタ７が次
のラスタデータの読み出しを待つこととなるた
め、ラスタ型プロツタ７による描画が連続して行
われず描画の速度むらが大きくなり、延いては描
画品質を悪くする問題があつた。
理装置１がそのベクタデータVDを変換したラス
タデータRDを記憶装置３，４に書き込む時間が
記憶装置３，４からラスタデータRDを読み出し
てラスタ型プロツタ７へ出力描画させる時間より
長くなると、１つの読み出されたラスタデータに
よる描画が終了する度にラスタ型プロツタ７が次
のラスタデータの読み出しを待つこととなるた
め、ラスタ型プロツタ７による描画が連続して行
われず描画の速度むらが大きくなり、延いては描
画品質を悪くする問題があつた。
尚、描画の大きな速度むらがあると、プロツタ
でのトナー等の転写プロセスが一様でなくなるた
めに描画品質が悪くなる。
でのトナー等の転写プロセスが一様でなくなるた
めに描画品質が悪くなる。
ｃ 目的
この発明は、上記のような背景に鑑みてなされ
たものであり、第１図に示すように、描画用のベ
クタデータを変換して得られるラスタデータを記
憶する少なくとも３つの記憶手段M1，M2，M3，
……と、これ等の記憶手段M1，M2，M3……に
予め定めた順番で順次所要のラスタデータを書き
込む書込手段Ａと、この書込手段Ａによつて記憶
手段M1，M2，M3……に書き込まれた所要のラ
スタデータを順次読み出してラスタ型プロツタＧ
に出力する読出手段Ｂと、書込手段Ａが１つの記
憶手段への所要のラスタデータの書き込みを終了
する毎に書込終了信号を出力する書込終了信号出
力手段Ｃと、読出手段Ｂが１つの記憶手段からの
所要のラスタデータの読み出しを終了する毎に読
出終了信号を出力する読出終了信号出力手段Ｄ
と、この読出終了信号出力手段Ｄが読出終了信号
を出力する毎に書込手段Ａによる当該記憶手段へ
の所要のラスタデータの書き込みを許可する書込
許可手段Ｅと、書込終了信号出力手段Ｃから１つ
の記憶手段への書込終了を示す書込終了信号が出
力された時に読出手段Ｂによる１つの記憶手段か
らの所要のラスタデータの読み出しを許可すると
共に、次順の記憶手段への書込終了を示す書込終
了信号が出力されているか否かに応じてラスタ型
プロツタＧの描画速度を可変する制御手段Ｆとに
よつて構成したベクタ／ラスタ変換器の制御装置
を提供して、上記従来の問題の解決を図ろうとす
るものである。
たものであり、第１図に示すように、描画用のベ
クタデータを変換して得られるラスタデータを記
憶する少なくとも３つの記憶手段M1，M2，M3，
……と、これ等の記憶手段M1，M2，M3……に
予め定めた順番で順次所要のラスタデータを書き
込む書込手段Ａと、この書込手段Ａによつて記憶
手段M1，M2，M3……に書き込まれた所要のラ
スタデータを順次読み出してラスタ型プロツタＧ
に出力する読出手段Ｂと、書込手段Ａが１つの記
憶手段への所要のラスタデータの書き込みを終了
する毎に書込終了信号を出力する書込終了信号出
力手段Ｃと、読出手段Ｂが１つの記憶手段からの
所要のラスタデータの読み出しを終了する毎に読
出終了信号を出力する読出終了信号出力手段Ｄ
と、この読出終了信号出力手段Ｄが読出終了信号
を出力する毎に書込手段Ａによる当該記憶手段へ
の所要のラスタデータの書き込みを許可する書込
許可手段Ｅと、書込終了信号出力手段Ｃから１つ
の記憶手段への書込終了を示す書込終了信号が出
力された時に読出手段Ｂによる１つの記憶手段か
らの所要のラスタデータの読み出しを許可すると
共に、次順の記憶手段への書込終了を示す書込終
了信号が出力されているか否かに応じてラスタ型
プロツタＧの描画速度を可変する制御手段Ｆとに
よつて構成したベクタ／ラスタ変換器の制御装置
を提供して、上記従来の問題の解決を図ろうとす
るものである。
ｄ 実施例の構成
以下、この発明の実施例を図面の第２図乃至第
４図を参照しながら説明する。
４図を参照しながら説明する。
第２図は、この発明の一実施例を示すシステム
構成図である。
構成図である。
同図において、１０，２０，３０は夫々この発
明に係る記憶手段としてのデータメモリ
（RAM）であり、描画用のベクタデータVDを変
換して得られるラスタデータのうちの予め定めた
数ラスタ乃至数十ラスタ分のラスタデータRDを
夫々記憶する。
明に係る記憶手段としてのデータメモリ
（RAM）であり、描画用のベクタデータVDを変
換して得られるラスタデータのうちの予め定めた
数ラスタ乃至数十ラスタ分のラスタデータRDを
夫々記憶する。
４０は処理装置であり、中央処理装置（CPU）
４１、ROM及びRAM等からなるメモリ４２，
及び入力装置（Ｉ／Ｏ）４３等によつて構成され
ている。
４１、ROM及びRAM等からなるメモリ４２，
及び入力装置（Ｉ／Ｏ）４３等によつて構成され
ている。
そして、この処理装置４０は、メモリ４２に予
め格納した図示しないプログラム及び後述するプ
ログラムを実行することによつて、図示しないホ
ストコンピユータからの描画用のベクタデータ
VDをラスタデータに逐次変換する機能を果すと
共に、第１図に示すこの発明に係る書込手段Ａ、
書込終了信号出力手段Ｃ、及び書込許可手段Ｅの
各機能を果す。
め格納した図示しないプログラム及び後述するプ
ログラムを実行することによつて、図示しないホ
ストコンピユータからの描画用のベクタデータ
VDをラスタデータに逐次変換する機能を果すと
共に、第１図に示すこの発明に係る書込手段Ａ、
書込終了信号出力手段Ｃ、及び書込許可手段Ｅの
各機能を果す。
尚、後述するが、この処理装置４０からは、ラ
スタデータRD、アドレスAD、選択信号S1〜S3、
書込終了信号BF1〜BF3が適時出力され、又これ
にはベクタデータVDの他に、読出終了信号BE1
〜BE3が適時入力される。
スタデータRD、アドレスAD、選択信号S1〜S3、
書込終了信号BF1〜BF3が適時出力され、又これ
にはベクタデータVDの他に、読出終了信号BE1
〜BE3が適時入力される。
次に、５０はバスマルチプレクサ（BUS
MPX）であり、処理装置４０からの選択信号S1
〜S3に応じて、S1入力時にRAM１０を、S2入力
時にRAM２０を、S3入力時にRAM３０を夫々
選択する。
MPX）であり、処理装置４０からの選択信号S1
〜S3に応じて、S1入力時にRAM１０を、S2入力
時にRAM２０を、S3入力時にRAM３０を夫々
選択する。
６０は、出力制御装置であり、やはり中央処理
装置（CPU）６１、ROM及びRAM等からなる
メモリ６２、及び入出力装置（Ｉ／Ｏ）６３等に
よつて構成されている。
装置（CPU）６１、ROM及びRAM等からなる
メモリ６２、及び入出力装置（Ｉ／Ｏ）６３等に
よつて構成されている。
そして、この出力制御装置６０は、メモリ６２
に予め格納した後述するプログラムを実行するこ
とによつて第１図に示すこの発明に係る読出手段
Ｂ、読出終了信号出力手段Ｄ、及び制御手段Ｆの
各機能を果す。
に予め格納した後述するプログラムを実行するこ
とによつて第１図に示すこの発明に係る読出手段
Ｂ、読出終了信号出力手段Ｄ、及び制御手段Ｆの
各機能を果す。
尚、後述するが、この出力制御装置６０から
は、アドレスAD、選択信号P1〜P3、読出終了信
号BE1〜BE3が適時出力され、又これには前述の
処理装置４０からの書込終了信号BF1〜BF3が適
時入力される。
は、アドレスAD、選択信号P1〜P3、読出終了信
号BE1〜BE3が適時出力され、又これには前述の
処理装置４０からの書込終了信号BF1〜BF3が適
時入力される。
７０はバスマルチプレクサ（BUS MPX）で
あり、出力制御装置６０からの選択信号P1〜P3
に応じて、P1入力時にRAM１０を、P2入力時に
RAM２０を、P3入力時にRAM３０を夫々選択
する。
あり、出力制御装置６０からの選択信号P1〜P3
に応じて、P1入力時にRAM１０を、P2入力時に
RAM２０を、P3入力時にRAM３０を夫々選択
する。
ｅ 実施例の作用
以下、上記のように構成した実施例の作用を第
３図及び第４図のフロー図を参照しながら説明す
る。
３図及び第４図のフロー図を参照しながら説明す
る。
尚、第３図のフロー図は、処理装置４０の
CPU４１が実行すること発明に係るプログラム
を示すものであり、第４図のフロー図は、出力制
御装置６０のCPU６１が実行するこの発明に係
るプログラムを示すものである。
CPU４１が実行すること発明に係るプログラム
を示すものであり、第４図のフロー図は、出力制
御装置６０のCPU６１が実行するこの発明に係
るプログラムを示すものである。
また、本ベクタ／ラスタ変換器の制御装置にお
ける出力制御装置６０のCPU６１は、イニシヤ
ル起動時に処理装置４０に読出終了信号BE1〜
BE3を出力するものとする。
ける出力制御装置６０のCPU６１は、イニシヤ
ル起動時に処理装置４０に読出終了信号BE1〜
BE3を出力するものとする。
先ず、処理装置４０のCPU４１は起動後、こ
れから書き込もうとするRAM（RAM１０，２
０，３０の何れか）がEmptyであること、即ち
出力制御装置６０から当該RAMからのラスタデ
ータRDの読み出しを終了したことを示す読出終
了信号（BE1〜BE3の何れか）が入力されている
ことを確認しながら、ベクタデータVDの図示し
ない変換処理を行ないつつ、例えばRAM１０，
２０，３０，１０，２０……の順番にその変換ラ
スタデータのうちの数ラスタ乃至数十ラスタ分の
ラスタデータRDを書き込んで行く。
れから書き込もうとするRAM（RAM１０，２
０，３０の何れか）がEmptyであること、即ち
出力制御装置６０から当該RAMからのラスタデ
ータRDの読み出しを終了したことを示す読出終
了信号（BE1〜BE3の何れか）が入力されている
ことを確認しながら、ベクタデータVDの図示し
ない変換処理を行ないつつ、例えばRAM１０，
２０，３０，１０，２０……の順番にその変換ラ
スタデータのうちの数ラスタ乃至数十ラスタ分の
ラスタデータRDを書き込んで行く。
すなわち、第３図に示す如く、CPU４１は出
力制御装置６０から読出終了信号BE1〜BE3が入
力される毎にラスタデータRDの書込処理の実行
が許可され、BE1の入力を条件に選択信号S1を出
力してRAM１０に所要のラスタデータRDを書
き込むと共に、その書込終了時に書込終了信号
BF1を出力し、続いてBE2の入力を条件に選択信
号S2を出力してRAM２０に所要のラスタデータ
RDを書き込むと共に、その書込終了時に書込終
了信号BF2を出力するように動作する。
力制御装置６０から読出終了信号BE1〜BE3が入
力される毎にラスタデータRDの書込処理の実行
が許可され、BE1の入力を条件に選択信号S1を出
力してRAM１０に所要のラスタデータRDを書
き込むと共に、その書込終了時に書込終了信号
BF1を出力し、続いてBE2の入力を条件に選択信
号S2を出力してRAM２０に所要のラスタデータ
RDを書き込むと共に、その書込終了時に書込終
了信号BF2を出力するように動作する。
そして、BE3の入力を条件に選択信号S3を出力
してRAM３０に所要のラスタデータRDを書き
込むと共に、その書込終了時に書込終了信号BF3
を出力するように動作する。
してRAM３０に所要のラスタデータRDを書き
込むと共に、その書込終了時に書込終了信号BF3
を出力するように動作する。
そして、上記のような処理をベクタデータVD
の変換を終了して全ての書込処理が終了するまで
続行する。
の変換を終了して全ての書込処理が終了するまで
続行する。
したがつて、前述した如く、イニシヤル起動時
にはBE1〜BE3が処理装置４０に入力されるの
で、CPU４０は最初はRAM１０，２０，３０に
夫々所要のラスタデータRDを書き込んでいき、
それ以後は出力制御装置６０からの読出終了信号
の入力の有無に応じて書込処理を進めていく。
にはBE1〜BE3が処理装置４０に入力されるの
で、CPU４０は最初はRAM１０，２０，３０に
夫々所要のラスタデータRDを書き込んでいき、
それ以後は出力制御装置６０からの読出終了信号
の入力の有無に応じて書込処理を進めていく。
尚、CPU４１はイニシヤル起動時のみはRAM
１０，２０に所要のラスタデータを先ず順に書き
込んでBF1，BF2を出力する図示しないイニシヤ
ル処理を行なつた後に第３図の処理を実行するも
のとし、これにより後述する描画速度の切り替え
が可能になる。
１０，２０に所要のラスタデータを先ず順に書き
込んでBF1，BF2を出力する図示しないイニシヤ
ル処理を行なつた後に第３図の処理を実行するも
のとし、これにより後述する描画速度の切り替え
が可能になる。
次に、出力制御装置６０のCPU６１の方は、
処理装置４０からRAM１０，２０，３０の何れ
か１つへの書込終了を示す書込終了信号BF1〜
BF3の何れかが入力された時に、当該RAMから
の所要のラスタデータRDの読み出しが許可さ
れ、その許可時に次順のRAMへの書込終了を示
す書込終了信号が入力されているか否かに応じて
ラスタ型プロツタ８０の描画速度を可変すると共
に、順番の来ているRAMから所要のラスタデー
タRDを読み出してラスタ型プロツタ８０に出力
する。
処理装置４０からRAM１０，２０，３０の何れ
か１つへの書込終了を示す書込終了信号BF1〜
BF3の何れかが入力された時に、当該RAMから
の所要のラスタデータRDの読み出しが許可さ
れ、その許可時に次順のRAMへの書込終了を示
す書込終了信号が入力されているか否かに応じて
ラスタ型プロツタ８０の描画速度を可変すると共
に、順番の来ているRAMから所要のラスタデー
タRDを読み出してラスタ型プロツタ８０に出力
する。
すなわち、第４図に示す如く、CPU６１はス
タート後、先ず処理装置４０から書込終了信号
BF1が入力されたか否かをチエツクし、BF1が入
力された時にのみ今度は書込終了信号BF2が入力
されたか否かをチエツクする。
タート後、先ず処理装置４０から書込終了信号
BF1が入力されたか否かをチエツクし、BF1が入
力された時にのみ今度は書込終了信号BF2が入力
されたか否かをチエツクする。
そして、BF2が未だ入力されていない場合に
は、選択信号P1を出力した後RAM１０から所要
のラスタデータRDの読み出し及びラスタ型プロ
ツタ８０への出力処理を行なうと共に、ラスタ型
プロツタ８０へ描画速度を所要の低速度に抑える
低速指令を出力し、BF2が入力されていれば選択
信号P1を出力した後上記と同様の読出／出力処
理を行なうと共に、ラスタ型プロツタ８０へ描画
速度を所要の高速度に上げる高速指令を出力す
る。
は、選択信号P1を出力した後RAM１０から所要
のラスタデータRDの読み出し及びラスタ型プロ
ツタ８０への出力処理を行なうと共に、ラスタ型
プロツタ８０へ描画速度を所要の低速度に抑える
低速指令を出力し、BF2が入力されていれば選択
信号P1を出力した後上記と同様の読出／出力処
理を行なうと共に、ラスタ型プロツタ８０へ描画
速度を所要の高速度に上げる高速指令を出力す
る。
これによつて、処理装置４０がRAM１０の次
順のRAM２０に所要のラスタデータRDを書き
込んでいる最中には、描画速度が低く抑えられる
ため、ラスタデータRDの書込終了を待つ描画休
止が小さくなり、描画の速度むらを小さく出来
る。
順のRAM２０に所要のラスタデータRDを書き
込んでいる最中には、描画速度が低く抑えられる
ため、ラスタデータRDの書込終了を待つ描画休
止が小さくなり、描画の速度むらを小さく出来
る。
そして、RAM１０からの読出処理を終了した
後には、CPU６１は読出終了信号BE1を処理装置
４０に出力してから、今度は書込終了信号BF2の
入力を条件にBF3の入力の有無に応じてBF3の未
入力時にはRAM２０からの読出／出力処理を行
なうと共に、ラスタ型プロツタ８０へ低速指令を
出力し、BF3の入力時にはRAM２０からの読
出／出力処理を行なうと共に、ラスタ型プロツタ
８０へ高速指令を出力する。
後には、CPU６１は読出終了信号BE1を処理装置
４０に出力してから、今度は書込終了信号BF2の
入力を条件にBF3の入力の有無に応じてBF3の未
入力時にはRAM２０からの読出／出力処理を行
なうと共に、ラスタ型プロツタ８０へ低速指令を
出力し、BF3の入力時にはRAM２０からの読
出／出力処理を行なうと共に、ラスタ型プロツタ
８０へ高速指令を出力する。
そして、その後読出終了信号BE2を処理装置４
０に出力してから、さらに今度は書込終了信号
BF3の入力を条件にRAM３０からの読出／出力
処理を行なうと共に、BF1の入力の有無に応じて
ラスタ型プロツタ８０への描画速度指令をBF1未
入力時に低速指令とし、BF1入力時に高速指令と
する処理を行なつた後、読出終了信号BE3を処理
装置４０に出力してから、処理未終了を条件に前
述の各処理を繰り返す。
０に出力してから、さらに今度は書込終了信号
BF3の入力を条件にRAM３０からの読出／出力
処理を行なうと共に、BF1の入力の有無に応じて
ラスタ型プロツタ８０への描画速度指令をBF1未
入力時に低速指令とし、BF1入力時に高速指令と
する処理を行なつた後、読出終了信号BE3を処理
装置４０に出力してから、処理未終了を条件に前
述の各処理を繰り返す。
尚、RAM１０，２０，３０は、読出／出力処
理毎に出力制御装置６０によつて帰零（リセツ
ト）されるものとする。
理毎に出力制御装置６０によつて帰零（リセツ
ト）されるものとする。
そして、本実施例のように、３つのRAM１
０，２０，３０を備えていることにより、処理装
置４０のCPU４１による書込速度が描画速度よ
り速い場合には、出力制御装置６０からの描画速
度指令に基づくラスタ型プロツタ８０の描画速度
は高速となる。
０，２０，３０を備えていることにより、処理装
置４０のCPU４１による書込速度が描画速度よ
り速い場合には、出力制御装置６０からの描画速
度指令に基づくラスタ型プロツタ８０の描画速度
は高速となる。
また、処理装置４０に入力されるベクタデータ
VDのデータ量が多く、書込速度が描画速度を下
回る場合でも、描画速度が書込速度に応じて落ち
るため、描画の連続性を損なわないようにして描
画の速度むらを小さく出来、描画品質を向上させ
ることが出来る。
VDのデータ量が多く、書込速度が描画速度を下
回る場合でも、描画速度が書込速度に応じて落ち
るため、描画の連続性を損なわないようにして描
画の速度むらを小さく出来、描画品質を向上させ
ることが出来る。
さらに、本装置は従来装置に記憶手段
（RAM）と若干の制御を加えるだけで実現出来
るので、コスト的にも大変有利である。
（RAM）と若干の制御を加えるだけで実現出来
るので、コスト的にも大変有利である。
なお、上記実施例では、一旦次順の書込終了信
号の入力の有無をチエツクして描画速度指令が決
まつたら、変更しないようにしたが、これに限る
ものではなく、中途で次順の書込終了信号が入力
されたら、即座に低速指令から高速指令に切り替
えるようにすることも可能であり、そのようにす
ることによつてトータルな描画速度がさらに向上
する。
号の入力の有無をチエツクして描画速度指令が決
まつたら、変更しないようにしたが、これに限る
ものではなく、中途で次順の書込終了信号が入力
されたら、即座に低速指令から高速指令に切り替
えるようにすることも可能であり、そのようにす
ることによつてトータルな描画速度がさらに向上
する。
また、上記実施例では３つのRAM１０，２
０，３０を用いた例に就て述べたが、４つ以上の
RAM乃至それに相当するメモリを用いても同様
の効果を奏することは勿論である。
０，３０を用いた例に就て述べたが、４つ以上の
RAM乃至それに相当するメモリを用いても同様
の効果を奏することは勿論である。
さらに、上記実施例では描画速度の切り替えを
２段にした例に就て述べたが、書込速度と描画速
度の差に応じて描画速度を３段以上に切り替えた
り、連続的に可変したりするようにしても良い。
２段にした例に就て述べたが、書込速度と描画速
度の差に応じて描画速度を３段以上に切り替えた
り、連続的に可変したりするようにしても良い。
さらにまた、上記実施例では、処理装置４０乃
び出力制御装置６０をマイクロコンピユータによ
つてソフト構成した例に就て述べたが、上記ソフ
トをハード構成することも可能である。
び出力制御装置６０をマイクロコンピユータによ
つてソフト構成した例に就て述べたが、上記ソフ
トをハード構成することも可能である。
ｆ 効果
以上述べたように、この発明によれば、１つの
記憶手段にラスタデータを書き込む時間が他の記
憶手段よりプロツタへ出力描画させる時間より長
くかかる場合でも、描画を略連続して行なわせる
ことができ、それによつて描画の速度むらが少な
くなつて描画品質を向上させることができる。
記憶手段にラスタデータを書き込む時間が他の記
憶手段よりプロツタへ出力描画させる時間より長
くかかる場合でも、描画を略連続して行なわせる
ことができ、それによつて描画の速度むらが少な
くなつて描画品質を向上させることができる。
第１図は、この発明の構成を示すブロツク図、
第２図は、この発明の一実施例を示すシステム構
成図、第３図は、第２図の処理装置４０における
CPU４１が実行処理するプログラムの一例を示
すフロー図、第４図は、第２図の出力制御装置６
０におけるCPU６１が実行処理するプログラム
の一例を示すフロー図、第５図は、従来技術を示
すブロツク図である。 １０，２０，３０……RAM（記憶手段）、４０
……処理装置、５０，７０……バスマルチプレク
サ、６０……出力制御装置、８０……ラスタ型プ
ロツタ。
第２図は、この発明の一実施例を示すシステム構
成図、第３図は、第２図の処理装置４０における
CPU４１が実行処理するプログラムの一例を示
すフロー図、第４図は、第２図の出力制御装置６
０におけるCPU６１が実行処理するプログラム
の一例を示すフロー図、第５図は、従来技術を示
すブロツク図である。 １０，２０，３０……RAM（記憶手段）、４０
……処理装置、５０，７０……バスマルチプレク
サ、６０……出力制御装置、８０……ラスタ型プ
ロツタ。
Claims (1)
- 【特許請求の範囲】 １ 描画用のベクタデータを変換して得られるラ
スタデータを記憶する少なくとも３つの記憶手段
と、 これ等の記憶手段に予め定めた順番で順次所要
のラスタデータを書き込む書込手段と、 この書込手段によつて前記記憶手段に書き込ま
れた所要のラスタデータを順次読み出してラスタ
型プロツタに出力する読出手段と、 前記書込手段が１つの記憶手段への前記所要の
ラスタデータの書き込みを終了する毎に書込終了
信号を出力する書込終了信号出力手段と、 前記読出手段が１つの記憶手段からの前記所要
のラスタデータの読み出しを終了する毎に読出終
了信号を出力する読出終了信号出力手段と、 この読出終了信号出力手段が読出終了信号を出
力する毎に前記書込手段による当該記憶手段への
前記所要のラスタデータの書き込みを許可する書
込許可手段と、 前記書込終了信号出力手段から１つの記憶手段
への書込終了を示す書込終了信号が出力された時
に前記読出手段による前記１つの記憶手段からの
前記所要のラスタデータの読み出しを許可すると
共に、次順の記憶手段への書込終了を示す書込終
了信号が出力されているか否かに応じて前記ラス
タ型プロツタの描画速度を増減制御する制御手段
と、 によつて構成したことを特徴とするベクタ／ラス
タ変換器の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192450A JPS6252668A (ja) | 1985-08-31 | 1985-08-31 | ベクタ／ラスタ変換器の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192450A JPS6252668A (ja) | 1985-08-31 | 1985-08-31 | ベクタ／ラスタ変換器の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6252668A JPS6252668A (ja) | 1987-03-07 |
| JPH0433057B2 true JPH0433057B2 (ja) | 1992-06-02 |
Family
ID=16291503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60192450A Granted JPS6252668A (ja) | 1985-08-31 | 1985-08-31 | ベクタ／ラスタ変換器の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252668A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6438995B2 (ja) * | 2017-03-24 | 2018-12-19 | 株式会社インフォマティクス | 図面投影システム、図面投影方法及びプログラム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866181A (ja) * | 1981-10-15 | 1983-04-20 | Yokogawa Hokushin Electric Corp | 図形記録装置 |
| JPS5921721B2 (ja) * | 1981-05-30 | 1984-05-22 | 和雄 上平 | Ｂｔａ方式圧力頭を利用したガンドリル |
| JPS59177643A (ja) * | 1983-03-29 | 1984-10-08 | Seiko Instr & Electronics Ltd | ラスタ式プロツタの描画速度制御装置 |
| JPS605667A (ja) * | 1983-06-24 | 1985-01-12 | Canon Inc | 画像出力装置 |
| JPS60140975A (ja) * | 1983-12-27 | 1985-07-25 | Fujitsu Ltd | バツフアメモリ制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921721U (ja) * | 1982-07-31 | 1984-02-09 | 日本光電工業株式会社 | ドツトプリンタ |
-
1985
- 1985-08-31 JP JP60192450A patent/JPS6252668A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921721B2 (ja) * | 1981-05-30 | 1984-05-22 | 和雄 上平 | Ｂｔａ方式圧力頭を利用したガンドリル |
| JPS5866181A (ja) * | 1981-10-15 | 1983-04-20 | Yokogawa Hokushin Electric Corp | 図形記録装置 |
| JPS59177643A (ja) * | 1983-03-29 | 1984-10-08 | Seiko Instr & Electronics Ltd | ラスタ式プロツタの描画速度制御装置 |
| JPS605667A (ja) * | 1983-06-24 | 1985-01-12 | Canon Inc | 画像出力装置 |
| JPS60140975A (ja) * | 1983-12-27 | 1985-07-25 | Fujitsu Ltd | バツフアメモリ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252668A (ja) | 1987-03-07 |
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