JPS6252668A - ベクタ／ラスタ変換器の制御装置 - Google Patents
ベクタ／ラスタ変換器の制御装置Info
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- JPS6252668A JPS6252668A JP60192450A JP19245085A JPS6252668A JP S6252668 A JPS6252668 A JP S6252668A JP 60192450 A JP60192450 A JP 60192450A JP 19245085 A JP19245085 A JP 19245085A JP S6252668 A JPS6252668 A JP S6252668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ、技術分野
この発明は１例えばコンピュータ支援設計（ＣＡＤ）な
どで形成される描画用のベクタデータを静電プロッタ等
のラスク型プロッタ用のラスタデータに変換するベクタ
／ラスタ変換器の制御装置に関するものである。
どで形成される描画用のベクタデータを静電プロッタ等
のラスク型プロッタ用のラスタデータに変換するベクタ
／ラスタ変換器の制御装置に関するものである。
ｂ、従来技術及びその問題点
従来のこの種の装置の一例を第５図を参照して説明する
と、図示しないホストコンピュータから送られてくる描
画用のベクタデータＶＤをある種の衆知のアルゴリズム
に従ってラスタデータＲＤに変換する処理装置１は、そ
の選択信号ＳＳによって制御されるバスマルチプレクサ
２を介してその変換データであるラスタデータＲＤを記
憶装置３．４に指定のアドレスＡＤに対応して書き込む
。
と、図示しないホストコンピュータから送られてくる描
画用のベクタデータＶＤをある種の衆知のアルゴリズム
に従ってラスタデータＲＤに変換する処理装置１は、そ
の選択信号ＳＳによって制御されるバスマルチプレクサ
２を介してその変換データであるラスタデータＲＤを記
憶装置３．４に指定のアドレスＡＤに対応して書き込む
。
そして、出力制御装置５が、やはり処理袋ｒ！１１から
の選択信号ＳＳによって制御されるバスマルチプレクサ
６を介して記憶装置３，４から指定のアドレスＡＤに対
応するラスタデータＲＤを順次読み出してラスク型プロ
ッタ７に出力するようになっている。
の選択信号ＳＳによって制御されるバスマルチプレクサ
６を介して記憶装置３，４から指定のアドレスＡＤに対
応するラスタデータＲＤを順次読み出してラスク型プロ
ッタ７に出力するようになっている。
そして、記憶装置３，４の容量及び書込／読出態様は、
容量が数ラスタ乃至数十ラスタ分を記憶し得る容量で、
書込／読出態様が記憶装置３，４の一方にラスタデータ
ＲＤを書き込んでいる間に他方から既に書き込まれてい
るラスタデータＲＤを読み出す態様になっており、それ
によってＡＯ版等の大きな図面を描画するようなデータ
量が厖大になる場合でも、多大な容量の記憶装置を用意
しなくても済むようにしている。。
容量が数ラスタ乃至数十ラスタ分を記憶し得る容量で、
書込／読出態様が記憶装置３，４の一方にラスタデータ
ＲＤを書き込んでいる間に他方から既に書き込まれてい
るラスタデータＲＤを読み出す態様になっており、それ
によってＡＯ版等の大きな図面を描画するようなデータ
量が厖大になる場合でも、多大な容量の記憶装置を用意
しなくても済むようにしている。。
しかしながら、上記のような従来装置では、ベクタデー
タ量が非常に多くなった場合、次のような開面があった
。
タ量が非常に多くなった場合、次のような開面があった
。
すなわち、ベクタデータ量が厖大になって、処理装置１
がそのベクタデータＶＤを変換したラスタデータＲＤを
記憶装置３，４に書き込む時間が記憶装置３，４からラ
スタデータＲ’Ｄを読み出してラスク型プロッタ７へ出
力描画させる時間より長くなると、描画が連続して行な
われず描画の速度むらが大きくなり、延いて１よ描画品
質を悪くする問題があった。
がそのベクタデータＶＤを変換したラスタデータＲＤを
記憶装置３，４に書き込む時間が記憶装置３，４からラ
スタデータＲ’Ｄを読み出してラスク型プロッタ７へ出
力描画させる時間より長くなると、描画が連続して行な
われず描画の速度むらが大きくなり、延いて１よ描画品
質を悪くする問題があった。
尚、描画の大きな速度むらがあると、プロッタでのトナ
ー等の転写プロセスが一様でなくなるために描画品質が
悪くなる。
ー等の転写プロセスが一様でなくなるために描画品質が
悪くなる。
Ｃ１目的
この発明は、上記のような背景に鑑みてなされたもので
あり、第１図に示すように、描画用のベクタデータを変
換して得られるラスタデータを記憶する少なくとも３つ
の記憶手段Ｍ１・Ｍ２・Ｍ３・−−−−−と、これ等の
記憶手段Ｍ□、Ｍ２．Ｍ３．−−−−に予め定めた順番
で順次所要のラスタデータを書き込む書込手段Ａと、こ
の書込手段Ａによって記憶手段Ｍｌ 、Ｍ２ 、Ｍ３、
−−−−一に書き込まれた所要のラスタデータを順次読
み出してラスク型プロッタＧに出力する読出手段Ｂと、
書込手段Ａが１つの記憶手段への所要のラスタデータの
書き込みを終了する毎に書込終了信号を出力する書込終
了信号出力手段Ｃと、読出手段Ｂが１つの記憶手段がら
の所要のラスタデータの読み出しを終了する毎に読出終
了信号を出力する読出終了信号出力手段りと、この読出
終了信号出力手段りが読出終了信号を出力する毎に書込
手段Ａによる当該記憶手段への所要のラスタデータの書
き込みを許可する書込許可手段Ｅと、書込終了信号出力
手段Ｃから１つの記憶手段への書込終了を示す書込終了
信号が出力された時に読出手段Ｂによる１つの記憶手段
からの所要のラスタデータの読み出しを許可すると共に
１次順の記憶手段への書込終了を示す書込終了信号が出
力されているか否かに応じてラスク型プロッタＧの描画
速度を可変する制御手段Ｆとによって構成したベクタ／
ラスタ変換器の制御装置を提供して、上記従来の問題の
解決を図ろうとするものである。
あり、第１図に示すように、描画用のベクタデータを変
換して得られるラスタデータを記憶する少なくとも３つ
の記憶手段Ｍ１・Ｍ２・Ｍ３・−−−−−と、これ等の
記憶手段Ｍ□、Ｍ２．Ｍ３．−−−−に予め定めた順番
で順次所要のラスタデータを書き込む書込手段Ａと、こ
の書込手段Ａによって記憶手段Ｍｌ 、Ｍ２ 、Ｍ３、
−−−−一に書き込まれた所要のラスタデータを順次読
み出してラスク型プロッタＧに出力する読出手段Ｂと、
書込手段Ａが１つの記憶手段への所要のラスタデータの
書き込みを終了する毎に書込終了信号を出力する書込終
了信号出力手段Ｃと、読出手段Ｂが１つの記憶手段がら
の所要のラスタデータの読み出しを終了する毎に読出終
了信号を出力する読出終了信号出力手段りと、この読出
終了信号出力手段りが読出終了信号を出力する毎に書込
手段Ａによる当該記憶手段への所要のラスタデータの書
き込みを許可する書込許可手段Ｅと、書込終了信号出力
手段Ｃから１つの記憶手段への書込終了を示す書込終了
信号が出力された時に読出手段Ｂによる１つの記憶手段
からの所要のラスタデータの読み出しを許可すると共に
１次順の記憶手段への書込終了を示す書込終了信号が出
力されているか否かに応じてラスク型プロッタＧの描画
速度を可変する制御手段Ｆとによって構成したベクタ／
ラスタ変換器の制御装置を提供して、上記従来の問題の
解決を図ろうとするものである。
ｄ、実施例の構成
以下、この発明の実施例を図面の第２図乃至第４図を参
照しながら説明する。
照しながら説明する。
第２図は、この発明の一実施例を示すシステム構成図で
ある。
ある。
同図において、１０，２０．３０は夫々この発明に係る
記憶手段としてのデータメモリ（ＲＡＭ）であり、描画
用のベクタデータＶＤを変換して得られるラスタデータ
のうちの予め定めた数ラスタ乃至数十ラスタ分のラスタ
データＲＤを夫々記憶する。
記憶手段としてのデータメモリ（ＲＡＭ）であり、描画
用のベクタデータＶＤを変換して得られるラスタデータ
のうちの予め定めた数ラスタ乃至数十ラスタ分のラスタ
データＲＤを夫々記憶する。
４０は処理装置であり、中央処理装置（ＣＰ Ｕ）４１
、ＲＯＭ及びＲＡＭ等からなるメ−Ｔ−！Ｊ４２゜及
び入力装置（Ｉｌｏ）４３等によって構成されている。
、ＲＯＭ及びＲＡＭ等からなるメ−Ｔ−！Ｊ４２゜及
び入力装置（Ｉｌｏ）４３等によって構成されている。
そして、この処理装置４０は、メモリ４２に予め格納し
た図示しないプログラム及び後述するプログラムを実行
することによって、図示しないホストコンピュータから
の描画用のベクタデータＶＤをラスタデータに逐次変換
する機能を果すと共に、第１図に示すこの発明に係る書
込手段Ａ、＠込終了信号出力手段Ｃ２及び書込許可手段
Ｅの各機能を果す。
た図示しないプログラム及び後述するプログラムを実行
することによって、図示しないホストコンピュータから
の描画用のベクタデータＶＤをラスタデータに逐次変換
する機能を果すと共に、第１図に示すこの発明に係る書
込手段Ａ、＠込終了信号出力手段Ｃ２及び書込許可手段
Ｅの各機能を果す。
尚、後述するが、この処理装置４０からは、ラスタデー
タＲＤ、アドレスＡＤ、選択信号Ｓ１〜Ｓ３ｐ書込終了
信号ＢＦ、〜ＢＦ、が適時出力され、又これにはベクタ
データＶＤの他に、読出終了信号ＢＥ１〜ＢＥ３が適時
入力される。
タＲＤ、アドレスＡＤ、選択信号Ｓ１〜Ｓ３ｐ書込終了
信号ＢＦ、〜ＢＦ、が適時出力され、又これにはベクタ
データＶＤの他に、読出終了信号ＢＥ１〜ＢＥ３が適時
入力される。
次に、５０はバスマルチプレクサ（ＢＵＳ ＭＰＸ）
であり、処理装ｆｉ４０からの選択信号８１〜Ｓコに応
じて、８１人力時にＲＡＭｌ０を、８２人力時にＲＡＭ
２０を、８３人力時にＲＡＭ３０を夫々選択する。
であり、処理装ｆｉ４０からの選択信号８１〜Ｓコに応
じて、８１人力時にＲＡＭｌ０を、８２人力時にＲＡＭ
２０を、８３人力時にＲＡＭ３０を夫々選択する。
６０は、出力制御装置であり、やはり中央処理装置（Ｃ
ＰＵ）６１．ＲＯＭ及びＲＡＭ等からなるメモリ６２．
及び入出力装置（Ｉｌｏ）６３等によって構成されてい
る。
ＰＵ）６１．ＲＯＭ及びＲＡＭ等からなるメモリ６２．
及び入出力装置（Ｉｌｏ）６３等によって構成されてい
る。
そして、この出力制御装置６０は、メモリ６２に予め格
納した後述するプログラムを実行することによって第１
図に示すこの発明に係る読出手段Ｂ、読出終了信号出力
手段り、及び制御手段Ｆの各機能を果す。
納した後述するプログラムを実行することによって第１
図に示すこの発明に係る読出手段Ｂ、読出終了信号出力
手段り、及び制御手段Ｆの各機能を果す。
尚、後述するが、この出力制御間ｔ！６０からは、アド
レスＡＤ、選択信号Ｐ１〜Ｐ３ｙ読出終了信号ＢＥ１〜
ＢＥコが適時出力され、又これには前述の処理装置４０
からの書込終了信号ＢＦ□〜ＢＦ３が適時入力される。
レスＡＤ、選択信号Ｐ１〜Ｐ３ｙ読出終了信号ＢＥ１〜
ＢＥコが適時出力され、又これには前述の処理装置４０
からの書込終了信号ＢＦ□〜ＢＦ３が適時入力される。
７０はバスマルチプレクサ（ＢＵＳ ＭＰＸ）であり
、出力制御装置６０からの選択信号Ｐ□〜Ｐ３に応じて
、ｐ、入力時にＲＡＭｌ０を、Ｐ２人力時にＲＡＭ２０
を、Ｐ３人力時Ｌ：ＲＡＭ３０を夫々選択する。
、出力制御装置６０からの選択信号Ｐ□〜Ｐ３に応じて
、ｐ、入力時にＲＡＭｌ０を、Ｐ２人力時にＲＡＭ２０
を、Ｐ３人力時Ｌ：ＲＡＭ３０を夫々選択する。
ｅ、実施例の作用
以下、上記のように構成した実施例の作用を第３図及び
第４図のフロー図を参照しながら説明する。
第４図のフロー図を参照しながら説明する。
尚、第３図のフロー図は、処理装置４０のＣＰＴＪ４１
が実行するこの発明に°係るプログラムを示すものであ
り、第４図のフロー図は、出力制御装置６０のＣＰＵ６
１が実行するこの発明に係るプログラムを示すものであ
る。
が実行するこの発明に°係るプログラムを示すものであ
り、第４図のフロー図は、出力制御装置６０のＣＰＵ６
１が実行するこの発明に係るプログラムを示すものであ
る。
また、本ベクタ／ラスタ変換器の制御装置における出力
制御装置６０のＣＰＵ６１は、イニシャル起動時に処理
装置４０に読出終了信号ＢＥＩ〜ＢＥコを出力するもの
とする。
制御装置６０のＣＰＵ６１は、イニシャル起動時に処理
装置４０に読出終了信号ＢＥＩ〜ＢＥコを出力するもの
とする。
先ず、処理装ｆｆ！４０のＣＰＵ４１は起動後、これか
ら書き込もうとするＲＡＭ（ＲＡＭ １０，２０゜３０
の何れか）がＥｍｐ ｔ ｙであること、即ち出力制御
装置６０から当該ＲＡＭからのラスタデータＲＤの読み
出しを終了したことを示す読出終了信号（Ｂ Ｅ ｓ
−Ｂ Ｅ ３の何れか）が入力されていることを確認し
ながら、ベクタデータＶＤの図示しない変換処理を行な
いつつ１例えばＲＡＭｌ０゜２０．３０，１０，２０．
−−−−−一の順番にその変換ラスタデータのうちの数
ラスタ乃至数十ラスタ分のラスタデータＲ・Ｄｔｉ−Ｉ
Ｆき込んで行く。
ら書き込もうとするＲＡＭ（ＲＡＭ １０，２０゜３０
の何れか）がＥｍｐ ｔ ｙであること、即ち出力制御
装置６０から当該ＲＡＭからのラスタデータＲＤの読み
出しを終了したことを示す読出終了信号（Ｂ Ｅ ｓ
−Ｂ Ｅ ３の何れか）が入力されていることを確認し
ながら、ベクタデータＶＤの図示しない変換処理を行な
いつつ１例えばＲＡＭｌ０゜２０．３０，１０，２０．
−−−−−一の順番にその変換ラスタデータのうちの数
ラスタ乃至数十ラスタ分のラスタデータＲ・Ｄｔｉ−Ｉ
Ｆき込んで行く。
すなわち、第３図に示す如く、ＣＰＵ４１は出力制御装
置Ｉ！！６０から読出終了信号ＢＥ、〜ＢＥ３が入力さ
れる毎にラスタデータＲＤの書込処理の実行が許可され
、ＢＥｌの入力を条件に選択信号Ｓ１を出力してＲＡＭ
ｌ０に所要のラスタデータＲＤを書き込むと共に、その
書込終了時に書込終了（ｉ号ＢＦ□を出力し、続いてＢ
Ｆ２の入力を条件に選択信号Ｓ２を出力してＲＡＭ２０
に所要のラスタデータＲＤを書き込むと共に、その書込
終了時に書込終了信号ＢＦ２を出力するように力作する
。
置Ｉ！！６０から読出終了信号ＢＥ、〜ＢＥ３が入力さ
れる毎にラスタデータＲＤの書込処理の実行が許可され
、ＢＥｌの入力を条件に選択信号Ｓ１を出力してＲＡＭ
ｌ０に所要のラスタデータＲＤを書き込むと共に、その
書込終了時に書込終了（ｉ号ＢＦ□を出力し、続いてＢ
Ｆ２の入力を条件に選択信号Ｓ２を出力してＲＡＭ２０
に所要のラスタデータＲＤを書き込むと共に、その書込
終了時に書込終了信号ＢＦ２を出力するように力作する
。
そして、ＢＥコの入力を条件に選択信号Ｓ、を出力して
ＲＡＭ３０に所要のラスタデータＲＤを書き込むと共に
、その書込終了時に書込終了信号ＢＦ、を出力するよう
に動作する。
ＲＡＭ３０に所要のラスタデータＲＤを書き込むと共に
、その書込終了時に書込終了信号ＢＦ、を出力するよう
に動作する。
そして、上記のような処理をベクタデータＶＤの変換を
終了して全ての書込処理が終了するまで続行する。
終了して全ての書込処理が終了するまで続行する。
したがって、前述した如く、イニシャル起動時にはＢＥ
１〜ＢＥ３が処理袋Ｗ４０に入力されるので、ＣＰＵ４
０は最初はＲＡＭ １０，２０，３０に夫々所要のラス
タデータＲＤを書き込んでいき、それ以後は出力制御袋
Ｍ６０からの読出終了信号の入力の有無に応じて書込処
理を進めていく。
１〜ＢＥ３が処理袋Ｗ４０に入力されるので、ＣＰＵ４
０は最初はＲＡＭ １０，２０，３０に夫々所要のラス
タデータＲＤを書き込んでいき、それ以後は出力制御袋
Ｍ６０からの読出終了信号の入力の有無に応じて書込処
理を進めていく。
尚、ＣＰＵ４１はイニシャル起動時のみはＲＡＭｌ０，
２０に所要のラスタデータを先ず順に書き込んでＢＦ、
、ＢＦ２を出力する図示しないイニシャル処理を行なっ
た後に第３図の処理を実行するものとし、これにより後
述する描画速度の切り替えが可能になる。
２０に所要のラスタデータを先ず順に書き込んでＢＦ、
、ＢＦ２を出力する図示しないイニシャル処理を行なっ
た後に第３図の処理を実行するものとし、これにより後
述する描画速度の切り替えが可能になる。
次に、出力制御装置６０のＣＰＵ６１の方は、処理装置
４０からＲＡＭ１０，２０，３０の何れか１つへの書込
終了を示す書込終了信号ＢＦ、〜ＢＦコの何れかが入力
された時に、当該ＲＡＭからの所要のラスタデータＲＤ
の読み出しが許可され、その許可時に次順のＲＡＭへの
書込終了を示す書込終了信号が入力されているか否かに
応じてラスタ型プロッタ８０の描画速度を可変すると共
に、順番の来ているＲＡＭから所要のラスタデータＲＤ
を読み出してラスタ型プロッタ８ｏに出力する。
４０からＲＡＭ１０，２０，３０の何れか１つへの書込
終了を示す書込終了信号ＢＦ、〜ＢＦコの何れかが入力
された時に、当該ＲＡＭからの所要のラスタデータＲＤ
の読み出しが許可され、その許可時に次順のＲＡＭへの
書込終了を示す書込終了信号が入力されているか否かに
応じてラスタ型プロッタ８０の描画速度を可変すると共
に、順番の来ているＲＡＭから所要のラスタデータＲＤ
を読み出してラスタ型プロッタ８ｏに出力する。
すなわち、第４図に示す如＜、ＣＰＵ６１はスタート後
、先ず処理装置４ｏがら書込終了信号ＢＦｌが人力され
たか否かをチェックし、ＢＦｌが入力された時にのみ今
度は書込終了信号ＢＦ２が入力されたか否かをチェック
する。
、先ず処理装置４ｏがら書込終了信号ＢＦｌが人力され
たか否かをチェックし、ＢＦｌが入力された時にのみ今
度は書込終了信号ＢＦ２が入力されたか否かをチェック
する。
そして、ＢＦ２が未だ入力されでいない場合には１選択
信号Ｐ１を出力した後ＲＡＭ１０から所要のラスタデー
タＲＤの読み出し及びラスタ型プロッタ８０への出力処
理を行なうと共に、ラスタ型プロッタ８０へ描画速度を
所要の低速度に抑える低速指令を出力し、ＢＦ２が入力
されていれば選択信号Ｐ□を出力した後上記と同様の読
出／出力処理を行なうと共に、ラスタ型プロッタ８ｏへ
描画速度を所要の高速度に上げる高速指令を出方する。
信号Ｐ１を出力した後ＲＡＭ１０から所要のラスタデー
タＲＤの読み出し及びラスタ型プロッタ８０への出力処
理を行なうと共に、ラスタ型プロッタ８０へ描画速度を
所要の低速度に抑える低速指令を出力し、ＢＦ２が入力
されていれば選択信号Ｐ□を出力した後上記と同様の読
出／出力処理を行なうと共に、ラスタ型プロッタ８ｏへ
描画速度を所要の高速度に上げる高速指令を出方する。
これによって、処理装置４０がＲＡＭｌ０の次順のＲＡ
Ｍ２０に所要のラスタデータＲＤを書き込んでいる最中
には、描画速度が低く抑えられるため、ラスタデータＲ
Ｄの書込終了を待つ描画休止が小さくなり、描画の速度
むらを小さく出来ろ。
Ｍ２０に所要のラスタデータＲＤを書き込んでいる最中
には、描画速度が低く抑えられるため、ラスタデータＲ
Ｄの書込終了を待つ描画休止が小さくなり、描画の速度
むらを小さく出来ろ。
そして、ＲＡＭｌ０からの続出処理を終了した後には、
ＣＰＵ６１は読出終了信号ＢＥ！を処理装置４０に出力
してから、今度は書込終了信号ＢＦ２の入力を条件にＢ
Ｆコの入力の有無に応じてＢＦコの未入力時にはＲＡＭ
２０からの読出／出力処理を行なうと共に、ラスタ型プ
ロッタ８０へ低速指令を出力し、ＢＦコの入力時にはＲ
Ａ Ｍ２Ｏからの読出／出力処理を行なうと共に、ラス
タ型プロッタ８０へ高速指令を出力する。
ＣＰＵ６１は読出終了信号ＢＥ！を処理装置４０に出力
してから、今度は書込終了信号ＢＦ２の入力を条件にＢ
Ｆコの入力の有無に応じてＢＦコの未入力時にはＲＡＭ
２０からの読出／出力処理を行なうと共に、ラスタ型プ
ロッタ８０へ低速指令を出力し、ＢＦコの入力時にはＲ
Ａ Ｍ２Ｏからの読出／出力処理を行なうと共に、ラス
タ型プロッタ８０へ高速指令を出力する。
そして、その後読出終了信号ＢＥ２を処理装置４０に出
力してから、さらに今度は書込終了イ４号ＢＦコの入力
を条件にＲＡＭ３０からの読出／出力処理を行なうと共
に、ＢＦ□の入力の有無に応じてラスタ型プロッタ８０
への描画速度指令をＢＦ１未入力時に低速指令とし、Ｂ
Ｆ工入力時に高速指令とする処理を行なった後、読出終
了信号ＢＥ３を処理装置４０に出力してから、処理未終
了を条件に前述の各処理を繰り返す。
力してから、さらに今度は書込終了イ４号ＢＦコの入力
を条件にＲＡＭ３０からの読出／出力処理を行なうと共
に、ＢＦ□の入力の有無に応じてラスタ型プロッタ８０
への描画速度指令をＢＦ１未入力時に低速指令とし、Ｂ
Ｆ工入力時に高速指令とする処理を行なった後、読出終
了信号ＢＥ３を処理装置４０に出力してから、処理未終
了を条件に前述の各処理を繰り返す。
尚、ＲＡＭ１０，２０．３０は、読出／出力処理毎に出
力制御装置６０によって帰゛暫（リセット）されるもの
とする。
力制御装置６０によって帰゛暫（リセット）されるもの
とする。
そして、本実施例のように、３つのＲＡＭ １０ 。
２０．３０を備えていることにより、処理装置４０のＣ
ＰＵ４１による書込速度が描画速度より速い場合には、
出力制御装置６０からの描画速度指令に基づくラスタ型
プロッタ８０の描画速度は高速となる。
ＰＵ４１による書込速度が描画速度より速い場合には、
出力制御装置６０からの描画速度指令に基づくラスタ型
プロッタ８０の描画速度は高速となる。
また、処理装置４０に入力されるベクタデータＶＤのデ
ータ量が多く、書込速度が描画速度を下回る場合でも、
描画速度が書込速度に応じて落ちるため、描画の速度む
らを小さく出来、描画晶質を向上させることが出来ろ。
ータ量が多く、書込速度が描画速度を下回る場合でも、
描画速度が書込速度に応じて落ちるため、描画の速度む
らを小さく出来、描画晶質を向上させることが出来ろ。
さらに、本装置は従来装置に記憶手段（ＲＡ Ｍ ）と
若干の制御を加えるだけで実現出来るので、コスト的に
も大変有利である。
若干の制御を加えるだけで実現出来るので、コスト的に
も大変有利である。
なお、上記実施例では、一旦次順の書込終了信号の入力
の有無をチェックして描画速度指令が決まったら、変更
しないようにしたが、これに限るものではなく、中途で
次駅の書込終了信号が入力されたら、即座に低速指令か
ら高速指令に切り替えるようにすることも可能であり、
そのようにすることによってトータルな描画速度がさら
に向上する。
の有無をチェックして描画速度指令が決まったら、変更
しないようにしたが、これに限るものではなく、中途で
次駅の書込終了信号が入力されたら、即座に低速指令か
ら高速指令に切り替えるようにすることも可能であり、
そのようにすることによってトータルな描画速度がさら
に向上する。
また、上記実施例では３つのＲＡＭ１０，２０゜３０を
用いた例に就で述べたが、４つ以上のＲＡＭ乃至そ九に
相当するメモリを用いても同様の効果を奏することは勿
論である。
用いた例に就で述べたが、４つ以上のＲＡＭ乃至そ九に
相当するメモリを用いても同様の効果を奏することは勿
論である。
さらに、上記実施例では描画速度の切り替えを２段にし
た例に就で述べたが、書込速度と描画速度の差に応じて
描画速度を３段以上に切り替えたり、連続的に可変した
りするようにしても良い。
た例に就で述べたが、書込速度と描画速度の差に応じて
描画速度を３段以上に切り替えたり、連続的に可変した
りするようにしても良い。
さらにまた、上記実施例では、処理装置４０及び出力制
御装置６０をマイ・クロコンピユータによってソフト構
成した例に就で述べたが、上記ソフトをハード構成する
ことも可能である。
御装置６０をマイ・クロコンピユータによってソフト構
成した例に就で述べたが、上記ソフトをハード構成する
ことも可能である。
ｆ、効果
以上述べたように、この発明によれば、１つの記憶手段
にラスタデータを書き込む時間が他の記憶手段よりプロ
ッタへ出力描画させる時間より長くかかる場合でも、描
画を略連続して行なわせることができ、それによって描
画の速度むらが少なくなって描画品質を向上させること
ができる。
にラスタデータを書き込む時間が他の記憶手段よりプロ
ッタへ出力描画させる時間より長くかかる場合でも、描
画を略連続して行なわせることができ、それによって描
画の速度むらが少なくなって描画品質を向上させること
ができる。
第１図は、この発明の摺成を示すブロック図、第２図は
、この発明の一実施例を示すシステム構成図。 第３図は、第２図の処理装置４０におけるＣ Ｐ Ｕ４
１が実行処理するプロゲラ１５の一例に示すフロー図、 第４図は、第２図の出力制御装置ｉ！！６０・における
ＣＰＵ６１が実行処理するプログラムの一例を示すフロ
ー図、 第５図は、従来技術を示すブロック図である。 Ｉ Ｏ，２０，３０−−−−−−ＲＡＭ（記憶手段）４
０−−−−−−一処理装置
、この発明の一実施例を示すシステム構成図。 第３図は、第２図の処理装置４０におけるＣ Ｐ Ｕ４
１が実行処理するプロゲラ１５の一例に示すフロー図、 第４図は、第２図の出力制御装置ｉ！！６０・における
ＣＰＵ６１が実行処理するプログラムの一例を示すフロ
ー図、 第５図は、従来技術を示すブロック図である。 Ｉ Ｏ，２０，３０−−−−−−ＲＡＭ（記憶手段）４
０−−−−−−一処理装置
Claims (1)
- 【特許請求の範囲】 １ 描画用のベクタデータを変換して得られるラスタデ
ータを記憶する少なくとも３つの記憶手段と、 これ等の記憶手段に予め定めた順番で順次所要のラスタ
データを書き込む書込手段と、 この書込手段によって前記記憶手段に書き込まれた所要
のラスタデータを順次読み出してラスタ型プロッタに出
力する読出手段と、 前記書込手段が１つの記憶手段への前記所要のラスタデ
ータの書き込みを終了する毎に書込終了信号を出力する
書込終了信号出力手段と、 前記読出手段が１つの記憶手段からの前記所要のラスタ
データの読み出しを終了する毎に読出終了信号を出力す
る読出終了信号出力手段と、この読出終了信号出力手段
が読出終了信号を出力する毎に前記書込手段による当該
記憶手段への前記所要のラスタデータの書き込みを許可
する書込許可手段と、 前記書込終了信号出力手段から１つの記憶手段への書込
終了を示す書込終了信号が出力された時に前記読出手段
による前記１つの記憶手段からの前記所要のラスタデー
タの読み出しを許可すると共に、次順の記憶手段への書
込終了を示す書込終了信号が出力されているか否かに応
じて前記ラスタ型プロッタの描画速度を可変する制御手
段と、によって構成したことを特徴とするベクタ／ラス
タ変換器の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192450A JPS6252668A (ja) | 1985-08-31 | 1985-08-31 | ベクタ／ラスタ変換器の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192450A JPS6252668A (ja) | 1985-08-31 | 1985-08-31 | ベクタ／ラスタ変換器の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6252668A true JPS6252668A (ja) | 1987-03-07 |
| JPH0433057B2 JPH0433057B2 (ja) | 1992-06-02 |
Family
ID=16291503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60192450A Granted JPS6252668A (ja) | 1985-08-31 | 1985-08-31 | ベクタ／ラスタ変換器の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018163466A (ja) * | 2017-03-24 | 2018-10-18 | 株式会社インフォマティクス | 図面投影システム、図面投影方法及びプログラム |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866181A (ja) * | 1981-10-15 | 1983-04-20 | Yokogawa Hokushin Electric Corp | 図形記録装置 |
| JPS5921721U (ja) * | 1982-07-31 | 1984-02-09 | 日本光電工業株式会社 | ドツトプリンタ |
| JPS59177643A (ja) * | 1983-03-29 | 1984-10-08 | Seiko Instr & Electronics Ltd | ラスタ式プロツタの描画速度制御装置 |
| JPS605667A (ja) * | 1983-06-24 | 1985-01-12 | Canon Inc | 画像出力装置 |
| JPS60140975A (ja) * | 1983-12-27 | 1985-07-25 | Fujitsu Ltd | バツフアメモリ制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921721B2 (ja) * | 1981-05-30 | 1984-05-22 | 和雄 上平 | Ｂｔａ方式圧力頭を利用したガンドリル |
-
1985
- 1985-08-31 JP JP60192450A patent/JPS6252668A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866181A (ja) * | 1981-10-15 | 1983-04-20 | Yokogawa Hokushin Electric Corp | 図形記録装置 |
| JPS5921721U (ja) * | 1982-07-31 | 1984-02-09 | 日本光電工業株式会社 | ドツトプリンタ |
| JPS59177643A (ja) * | 1983-03-29 | 1984-10-08 | Seiko Instr & Electronics Ltd | ラスタ式プロツタの描画速度制御装置 |
| JPS605667A (ja) * | 1983-06-24 | 1985-01-12 | Canon Inc | 画像出力装置 |
| JPS60140975A (ja) * | 1983-12-27 | 1985-07-25 | Fujitsu Ltd | バツフアメモリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018163466A (ja) * | 2017-03-24 | 2018-10-18 | 株式会社インフォマティクス | 図面投影システム、図面投影方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0433057B2 (ja) | 1992-06-02 |
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