JPS63115268A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はベクトル処理装置に関し、特に間接ベクトルデ
ータのアクセス時に要素間間隔をチェックすることがで
きるベクトル処理装置に関する。

（従来の技術） いわゆるスーパーコンピュータと呼ばれる従来のベクト
ル処理装置において、ベクトルデータのアクセス時に、
そのアクセス形式には、連続もしくは等間隔に配置され
たデータをアクセスする直接ベクトルデータアクセスと
、処理すべき配列された要素番号を別の配列として定義
し、その要素番号データから配列されたアドレスを求め
て、データをアクセスするｉＪ［ベクトルデータアクセ
スとの２つの形式がある。等間隔（連続を含む）ベクト
ルデータアクセスでは、主記憶の使用状況を間隔情報か
ら判断することが可能である。このため、アクセスパス
ｔｊｌＯさせたＶ、あるいは多バンク構成を採用したり
して処理を高速化する手法が取入れられている。

しかし、間接ベクトルの場合には要素間には一般に規則
性がないため、従来のスカラアクセスと同様に一要素ず
つ処理しており、等間隔ベクトルアクセスに比べて低速
にならざるを得ないＯ また、ＦＯＲＴＲＡＮ言語で記述されたプログラムのコ
ンパイルにおいて、Ａ（Ｘ（Ｉ））＝Ｂ（Ｘ（Ｉ））の
ような間接ベクトルを記述する場合には、Ｘ（Ｉ）が連
続であるか、または等間隔であるかの属性にはよらず、
間接ベクトルアクセスであるとして処理されている。

〔発明が解決しようとする問題点） 上述のような間接ベクトル記述においても、プログラム
の属性によってはＸ（Ｉ）の内容が連続したデータ、も
しくは等間隔のデータとなる場合がある。しかし、一般
的にコンパイル時にはＸ（Ｉ）の内容が不明で、実行時
にしか判断できず、従来のベクトル処理装置では動的に
実行時に検出することはできなかった。

従って、間接ベクトルの処理時に性能を向上させるため
には、プログラマがデータの属性をトレースする以外に
は方法がなく、プログラムの規模が大きい場合には人手
によるトレースは極めて困難であると云う欠点があった
。

本発明の目的は、命令およびデータを記憶する主記憶装
置と、開始番地と要素間間隔とによって表わされる等間
隔ベクトルデータ、もしくは開始番地と要素番号表とに
よって表わされる間接ベクトルデータを主記憶装置に対
してアクセスすることができ、ベクトルデータ間の演算
を実行することができる少なくともひとつ以上の演算ユ
ニットを備えたベクトル処理装置におイテ、上記間接ベ
クトルデータのアクセス命令の実行時に上記命令でアク
セスする全要素について要素番号表、もしくは要素番号
表と開始番地とから求められるアドレス情報から、それ
ぞれ隣合う要素の間隔を求め、すべての要素間間隔が等
しいことを検出し、間接ベクトルデータの要素間間隔が
等間隔であることが検出された場合に割込みを発生させ
ることによって上記欠点を除去し、間接ベクトル処理時
の性能を向上できるように構成したベクトル処理装置を
提供することにある。

（問題点を解決するための手段） 本発明によるベクトル処理装置は主記憶装置と、ベクト
ルデータ転送手段と、少なくともひとつの演算手段と、
等間隔検出手段と、割込み発生手段と、マスク記憶手段
とを具備して構成したものである。

主記憶装置は、命令およびデータを記憶するためのもの
である。

ベクトルデータ転送手段は、開始番地と要素間間隔とに
よって表わされる等間隔ベクトルデータ、もしくは開始
番地と要素番号表とによって表わされる間接ベクトルデ
ータを、主記憶装置に対してアクセスすることによって
読出して転送するためのものである。

少なくともひとつの演算手段は、ベクトルデータの間で
演算を実行するためのものである。

等間隔検出手段は、間接ベクトルデータをアクセスする
命令の実行時に、命令によってアクセスされるすべての
要素について要素番号表、もしくは要素番号表と開始番
地とから求められるアドレス情報、あるいはアドレス情
報の代ｐとして用いられる要素アドレスからそれぞれ隣
合う要素間の間隔を求め、すべての要素間間隔が等しい
旨を検出するためのものである。

割込み発生手段は５等間隔検出手段により間接ベクトル
データの要素間間隔が等間隔である旨が検出されるなら
ば、割込みを発生させるためのものである。

マスク記憶手段は１等間隔検出手段によるチェックを禁
止しているときには割込みの発生を抑止するだめのもの
である。

（実　流側） 次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるベクトル処理装置の一実施例を
示すブロック図である。第１図において、１は演算処理
部、２はメモリ制御部、３は主記憶装置、４は等間隔検
出部、１０〜１２はそれぞれレジスタ、２０．２１はそ
れぞれフリップフロップ、３０は減算器、３１は比較器
、５０．５１はそれぞれＡＮＤゲート、６０はＯＲゲー
ト、７０は割込み制御部である。

第１図において、演算処理部１は主記憶装置３に記憶さ
れている命令を読出して解読し、オペランドアドレスを
計算して主記憶装［３に記憶されているデータを読出し
、演算を実行して結果を内部レジスタ、または主記憶装
置３に格納するという一連のデータ処理を実行する。演
算処理部１からの主記憶装置３への読出し、または書込
みアクセスはインターフェース（Ｆｔ号線１００により
メモリ制御部２を介して実行される。メモリ制御部２は
主記憶装置３とインターフェース信号線１０１で接続さ
れており、インターフェース信号線ｌＯＯを介して送ら
れてくる演算処理部１からの要求に対し、主記憶装置３
の使用状態を管理し、必要なデータの読出し、および格
納を行う。演算処理部１は、主記憶装置３に記憶されて
いるベクトルデータに対しても演算処理を実行する。

第２図は、主記憶装置３に記憶されている３つの形式の
ベクトルデータを示す説明図である。

第２図に示す連続ベクトルデータにおいて、主記憶装置
３の連続する番地には各配列要素（演算処理部１で取扱
われる演算単位データ）が連続的に配置され、メモリ制
御部２を介して連続、且つ高速にデータをアクセスする
ことができる。

要素番号’（ＨＩとしたとき、等間隔ベクトルデータに
おける配列要素のアドレスＡは開始番地Ｂと要素間間隔
りとからＡ＝Ｂ＋ＩｘＤで表わすことができる。

よって、各配列要素は主記憶装置３の番地に等間隔に配
置されており、同時に複数のアドレス計算を行うことに
より中速度でデータをアクセスすることができる。主記
憶装置３、もしくは演算処理部１のベクトルレジスタに
置かれである要素番号表Ｘ（Ｉ）から％Ａ＝Ｂ＋Ｘ（Ｉ
　）に従って間接ベクトルデータにおける各要素のアド
レス人が求められる。この場合、要素間間隔炉規則性が
なく、メモリ制御部２では１要素ずつ主記憶装置３の使
用状態をチェックしながらアクセスをする必要があるた
め、他の２つのベクトルデータアクセス方式に比べて処
理速度が遅い。等間隔検出部４は演算処理部１からの間
接ベクトルアドレスを検査し、全要素が同一の要素間間
隔であったか否かを検出するものである。演算処理部１
のレジスタＲＩＯからの間接ベクトルのアドレス情報は
信号線１１０ｔ−介してレジスタＦｉｌと減算機３０と
に入力される。レジスタＦ１１の出力は信号線１１１ｔ
−介して減算器３０の第２の入力端子に接続されており
、減算器３０によってレジスタＦｉｌに置かれである前
の要素アドレスと信号線１１０を介して送出されている
次の要素アドレスとの間の差を求める。この差分け、隣
合う２つの要素の要素間間隔を示すものであり、差分出
力は信号線１１２を介してレジスタＤ１２と比較器３１
とに入力される。

レジスタＤ１２の出力１１３は比較器３１の第２の比較
入力端子に接続されている。比較器３１では、レジスタ
Ｄ１２に格納されている。

要素ＩとＩ−１との間の要素間間隔と、減算器３０から
出力された要素工とＩ＋１との間の要素間間隔とを比較
し、比較出力が一致しなかった旨を表わす場合には信号
線１１４上の出力を論理値″ｌ”にする。ＡＮＤゲート
５０は比較器３１から信号線１１４上への出力を、演算
処理部ｌの内部にある割込み制御部７０から信号線１１
８上へのＭ効信号でゲートするものであり、そのＡＮＤ
出力は信号線１１５を介してＯＲゲート６０に加えられ
、ＯＲゲート６０を介してフリップフロップ２０に入力
される。ＡＮＤゲート５０によって有効状態での要素間
間隔の不一致が検出されたとき、ＯＲゲート６０から信
号線１１６上に送出された出力によりフリップフロップ
２０をセットする。

いったん、フリップフロップ２０がセットされると、信
号線１１７上への出力によって、以後フリップフロップ
２０はセット状態に保たれている。フリップフロップ２
０は、有効な要素間間隔で一度でも不一致が検出された
か否かを記憶するもので、間接ベクトルアクセスの開始
時に劃込み制御部７０から信号線１１９へのリセット信
号でリセットされ、信号線１２１上への否定出力とマス
クフリップフロップ２１から信号線１２０への否定出力
はＡＮＤグー）５１により論理積が求められ、信号線１
２２上への出力で割込み制御部７０に報告される。

次に、第２図の間接ベクトル（要素数５個）をアクセス
した場合を例に挙げ、その動作を詳細に説明する。

第３図は、第２図に示す間接ベクトルアクセス時の等間
隔検出部４の動作例を示すタイミングチャートである。

タイミング０では間接ベクトルアクセスの０香地の要素
アドレスがレジスタＲＩＯにセットされ、メモリ制御部
２へ要求が送出される。タイミング１では、レジスタ几
１０からメモリ制御部２へ１番目の要素アドレスが送出
される。５つの要素は主記憶装置３で競合を発生しない
アドレスであるので、以降、各タイミングごとに要素ア
ドレスがレジスタＲ１０にセットされる。

減算器３０では、１番目の要素アドレスの３番地とレジ
スタＦｉｌにセットされている０番目の要素アドレスの
０香地との差（３番地）が水められ、レジスタＤ１２に
セットされる。

タイミング２では、減算器３０の出力には２番目の要素
アドレスの６番地とレジスタＦｉｌに置かれている１番
目の要素アドレスの３番地との差（ａ喬地）が出力され
ている。レジスタＤ１２に置かれている０番目と１番目
との要素アドレスの差（３番地）は、上記出力に対して
比較器３１によって比較され、両者が一致しているため
、比較器から信号線１１４への出力は論理ＮｏＨになる
。

タイミング２からタイミング５の期間には、割込み制御
部７０から信号線１１８上に送出された比較器出力を有
効とする信号が論理１１”となっているが、フリップフ
ロップ２０はセットされない。タイミング３では、２番
目と３番目との要素アドレスの差（１香地）と、レジス
タＤＩ２の１番目と２番目との要素アドレスの差（３番
地）が比較され、比較器３１では不一致が検出される。

信号線１１４上の不一致出力条件はＡＮＤゲート５０に
よって成立し、フリップフロップ２０がセットされる。

フリップフロップ２０は検査開始前のタイミング１でリ
セットされておりタイミング２における比較では一致情
報が出力されるため、値″Ｏ”になっているが、タイミ
ング４から値”１”となる。フリップフロップ２０から
信号線１１７への出力はＯＲ，ゲート６０を介して入力
に帰環され、タイミング４で一致情報が検出されても、
その値は１０”になることがない。

タイミング６では５つの要素の要素間間隔のチェックが
終了し、割込み制御部７０によって割込み要因の有無が
検査される。このとき、マスクフリップフロップ２Ｈｊ
：リセットされており、等間隔検査が有効であれば信号
線１２０上の否定出力が論理１１”となり、ＡＮＤゲー
ト５１で割込みの要因がチェックされる。

５つの要素間間隔が一定ではなく、フリップフロップ２
０がセットされているため、信号線１２１上の否定出力
は論理１０″となる。このため、ＡＮＤゲート５１によ
り論理積条件は成立しないので、信号線１２２上の出力
は論理１０”となる。従って、この条件では割込み制御
部７０によって割込みが発生しない。マスフッリップフ
ロップ２１がセットされていると、信号線１２０上の否
定出力は常に論理１０”であるタメ、フリップフロップ
２０にセットされた値によらず、割込み全発生すること
はない。

間接ベクトルデータとして第２図の等間隔ベクトルデー
タを処理した場合には、比較器３１を使用した要素間間
隔の比較では常に一致情報が検出され、信号線１１４上
の出力は常に論理″′０”になっているため、フリップ
フロップ２０はセットされない。このときには、タイミ
ング６における割込み要因検査において、フリップフロ
ップ２０から信号線１２１上への否定出力が論理″１”
となっている。従って、マスクフリップフロップ２１が
セットされていなければＡＮＤゲート５１で論理積条件
が成立し、信号線１２２上の出力が論理″１”になって
割込み制御部７０は割込みシーケンスを起動する。

本実施例ではマスクフリップフロップ２１Ｕ等間隔検出
部４に置かれているが、これＱＡＮＤゲート５１ととも
に割込み制御部７０に収容するか、ある込はその状態を
信号線１１８上の有効信号の条件のひとつとするように
構成することも可能である。

（発明の効果） 以上説明したように本発明は、間接ベクトルデータのア
クセス時に等間隔ベクトルが検出された場合には割込み
を発生させることにより、処理速度の遅い間接ベクトル
アクセス命令の内で、処理速度の速い等間隔ベクトルア
クセス命令に置換えられるものを検出することが可能と
なり、命令を置換することにより性能を向上させること
ができるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるベクトル処理装置の一実施例を
示すブロック図である。 第２図は、各種ベクトルデータの主記憶装置上での配＆
を示す説明図である。 第３図は、間接ベクトルアクセス時におけるベクトル処
理装置の動作を示すタイミングチャートである。 １・・・演算処理部　　２・・・メモリ制御部３・・・
主記憶装置　　４・・・等間隔検出部７０−・・割込み
制御部 １０〜１２・・・レジスタ ２０．２１川フリツプフロツプ ３０・・・減算器　　　３１・・・比較器５０．５１・
・・ＡＮＤゲート ６０・・・ＯＲゲート 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　　ロ　　　壽２１図

Claims (1)

【特許請求の範囲】
1. 命令およびデータを記憶するための主記憶装置と、開始
   番地と要素間間隔とによつて表わされる等間隔ベクトル
   データ、もしくは開始番地と要素番号表とによつて表わ
   される間接ベクトルデータを前記主記憶装置に対してア
   クセスすることによつて読出して転送するためのベクト
   ルデータ転送手段と、前記ベクトルデータの間で演算を
   実行するための少なくともひとつの演算手段と、前記間
   接ベクトルデータをアクセスする命令の実行時に、前記
   命令によつてアクセスされるすべての要素について前記
   要宇番号表、もしくは前記要素番号表と前記開始番地と
   から求められるアドレス情報、あるいは前記アドレス情
   報の代りとして用いられる要素アドレスからそれぞれ隣
   合う要素間の間隔を求め、すべての要素間間隔が等しい
   旨を検出するための等間隔検出手段と、前記等間隔検出
   手段により間接ベクトルデータの要素間間隔が等間隔で
   ある旨が検出されたならば割込みを発生させるための割
   込み発生手段と、前記等間隔検出手段によるチェックを
   禁止しているときには割込みの発生を抑止するためのマ
   スク記憶手段とを具備して構成したことを特徴とするベ
   クトル処理装置。