JP2828972B2 - 並列プロセツサ - Google Patents
並列プロセツサInfo
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置に係り、特に、ベクトル処理
機能を具備したプロセツサ間で、ベクトルデータの非同
期、かつ、順序に無関係な効率良い通信手段を提供する
並列プロセツサに関する。 〔従来の技術〕 並列プロセツサに於て、プロセツサ間の効率良い通信
手段の実現は最大の課題の１つであり、特に、複数のプ
ロセツサがベクトル処理機能を具備している場合にはプ
ロセツサ間での大量のベクトルデータを効率良く転送す
る新たな必要性が生じている。なお、この種の装置に関
連するものには例えば特開昭60−37064が挙げられる。 この場合、効率良い通信手段としては、データを渡す
側と受取る側がネツトワークを介して直接データ転送が
でき、更に非同期に、かつ、転送順序に無関係に通信で
きることが望ましい。 〔発明が解決しようとする問題点〕 上記従来技術ではプロセツサ間で同期を取り合い、か
つ、各プロセツサ間で共有可能な共有メモリを介してベ
クトルデータを転送する手段を提供するものであり、デ
ータを渡す側のプロセツサと受取る側のプロセツサがネ
ツトワークを介して直接転送すること、また、転送が非
同期でかつ転送順序に無関係であること、等が配慮され
ておらず、共有メモリを介して転送するために、さら
に、同期化処理を行う必要があるために、転送オーバヘ
ツドが大きいという問題があつた。 本発明の目的は、プロセツサ間でのベクトルデータの
直接転送、かつ、非同期転送、さらに、ベクトルデータ
の各要素間の転送順序に無関係な転送手段を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、複数のプロセッサと前記複数のプロセッ
サ間で転送情報を転送するための通信経路を有する並列
プロセッサに於いて、前記プロセッサは、（ａ）それぞ
れが複数のベクトル要素データからなる複数のベクトル
データとベクトル命令を含む命令列を記録する記憶装置
と、前記記憶装置に接続され、前記記憶装置からベクト
ルデータを受け取り、前記記憶装置へベクトルデータを
送り出し、ベクトルデータを記録する複数のベクトルレ
ジスタと、（ｃ）前記複数のベクトルレジスタに接続さ
れ、前記複数のベクトルレジスタの一つから受け取った
ベクトルデータの演算を実行し、前記複数のベクトルレ
ジスタの一つに演算結果として得られたベクトルデータ
を供給する演算手段と、（ｄ）前記通信経路に接続さ
れ、前記通信経路を介して、他のプロセッサから送信さ
れたベクトル要素データを受信するデータ受信手段と、 （ｅ）前記通信経路に接続され、前記通信経路へ、他
のプロセッサによって実行されるベクトル要素データを
要素毎に送信するデータ送信手段と、（ｆ）前記記憶装
置からフェッチされた第１種のベクトル命令に応答し
て、前記第１種のベクトル命令によって指定される前記
複数のベクトルレジスタの内の一つのベクトルレジスタ
から第１のベクトルデータを要素毎に読み、且つ、前記
データ送信手段へ前記第１のベクトルデータを要素毎に
供給する手段と、および（ｇ）前記記憶装置からフェッ
チされた第２種のベクトル命令に応答して、前記第２種
のベクトル命令によって指定される前記複数のベクトル
レジスタの内の一つのベクトルレジスタへ前記データ受
信手段で受信した第２のベクトルデータを要素毎に書き
込む手段とを有することによって達成される。 〔作用〕 ベクトルレジスタに格納されたベクトルデータを他プ
ロセツサへ転送する場合、ベクトルデータを連続的に読
出し、各要素データ毎に対応する転送PE番号，データ識
別子を付加させた転送情報を転送情報生成手段により連
続的に生成する。そして、この転送情報を送信手段を介
してデータ通信路に順次送信する。データ通信路は例え
ば、多段スイツチネツトワークで実現するものとすれ
ば、転送経路は多岐に渡る場合があり、その経路の混み
具合によつて、送信手段からの送信順序に従つて送信先
プロセツサに到着する保証がないが、本発明によれば各
要素データ毎に識別子が付加されており、後述するよう
に送信先プロセツサで順序正しいベクトルデータへ再構
成が可能である。なお、送信先プロセツサは転送された
転送情報を一時、連想記憶手段に保持する。 他プロセツサから転送されたベクトルデータをベクト
ルレジスタに読出す場合の処理は次のようになる。即
ち、転送されたベクトルデータを参照したい時点で、転
送情報生成手段より、読出すべき各要素データ毎のデー
タ識別子を転送情報生成手段により連続的に生成し、こ
のデータ識別子に基づいて、連想記憶アクセス手段によ
り関連するデータを連想記憶手段から読出してベクトル
レジスタへ格納する。このように動作することにより、
プロセツサ間でのベクトルデータの直接転送、かつ、非
同期転送、さらに、ベクトルデータの各要素間の転送順
序に無関係な転送が可能となる。 〔実施例〕 以下、本発明の具体的な実施例を図面を用いて説明す
る。 第１図は本発明の一実施例を示す概略構成図である。
図中、１は全てのプロセツサエレメント（PE）を制御す
るホストプロセツサ、２−１〜２−ｎはプロセツサエレ
メント（以後、PEと略記）、本実施例では各PEは同一構
成であり、10はローカルメモリ、11はスカラ演算を行な
うスカラ処理装置、12はベクトル演算を行なうベクトル
処理装置、13−１はデータ識別子と対応するデータを組
にして格納でき、データ識別子（単に識別子とも呼ぶ）
を入力して関連するデータを出力できる連想記憶、13−
２は転送先PE番号，識別子，データ等（この他に、制御
情報を付加しても良い）から構成されるパケツトをバツ
フアリングしてネツトワークに出力する出力バツフア、
３は各PEの出力バツフア13−２から出力されるパケツト
を、パケツトのPE番号で指定されたPEへ転送するネツト
ワーク、l1,l2−１−１〜l2−ｎ−1,l2−１−２〜l2−
ｎ−２は信号線である。 なお、ネツトワーク３は、例えば、オメガネツトワー
クのような多段ネツトワーク、あるいはクロスバスイツ
チ、または、ハイパーキユーブネツトワーク等が考えら
れる。 各PEのスカラ処理装置11およびベクトル処理装置12で
演算された演算結果のうち、他PEで必要とするデータ
は、転送先PE番号，識別子が付加されたパケツトとし
て、出力バツフア13−２、ネツトワーク３を介して指定
されたPEへ転送される。転送されたパケツトのうち、識
別子とデータが連想記憶13−１に格納される。その後、
スカラ処理装置11およびベクトル処理装置12が識別子を
連想記憶13−１に送つて関連するデータを取込む。な
お、この場合、関連するデータが連想記憶13−１に無け
れば、例えば、待ち状態とするような制御が必要とな
る。あるいはまた、別の処理へ切換えることも考えられ
る。 第２図は、第１図の実施例に於る各プロセツサエレメ
ントの構成例を示している。 図中、11−20はローカルメモリ10から命令列を取込ん
で解読し、命令実行を制御する命令制御、11−１はセレ
クタ、11−２と11−10は書込み制御、11−３は複数個の
レジスタで構成される汎用レジスタ群、11−11は複数個
のレジスタで構成されるスカラレジスタ群、11−４と11
−12は読出し制御、11−５と11−13は演算器、12−１は
ベクトルデータをローカルメモリ10から読出す場合、あ
るいは書込む場合、ローカルメモリ10への読出し／書込
み要求の送出、また、アドレス生成および送出を行なう
メモリリクエスタ、12−２は処理すべきベクトルデータ
の要素数を格納する処理要素数レジスタ、12−３は書込
み制御、12−４−１〜12−４−８は各々、ベクトルレジ
スタ、12−５は読出し制御、12−６は演算器、13−３は
データ識別子生成および制御回路（以後、単に制御回路
13−３と呼ぶ）、13−４と13−５はセレクタ、l100〜l1
11は信号線である（なお、第１図の実施例と重複する部
分については説明を省略）。 最初にベクトル処理の概要を記す。 ローカルメモリ10からベクトルデータを、メモリリク
エスタ12−１、書込み制御12−３を介して、ベクトルレ
ジスタ12−４−１〜12−４−８へ順次読出す。次に、ベ
クトルレジスタに読出したベクトルデータを、読出し制
御12−５を介してパイプライン演算器12−６に順次送出
して演算し、演算結果をベクトルレジスタに順次格納す
る。そして、ベクトルレジスタに格納された演算結果の
ベクトルデータを、メモリリクエスタ12−１の制御の下
で、読出し制御12−５を介してローカルメモリ10へ書込
む。 また、上述のベクトル処理に於ては、ベクトルデータ
をローカルメモリからベクトルレジスタに読出すが、他
PEから転送されるベクトルデータを、連想記憶を介して
ベクトルレジスタへ取込む場合、また、上述のベクトル
処理に於ては、演算結果のベクトルデータをローカルメ
モリに格納するが、演算結果のベクトルデータを出力バ
ツフアを介して他PEへ転送する場合の処理がある。これ
らの処理が本発明の特徴であり、以下に詳細に記す。 第３図は第２図に於けるデータ識別子生成および制御
回路13−３の詳細な構成図である。 図中、13−３−１〜13−３−５はレジスタ、13−３−
10〜13−３−14はセレクタ、13−３−20は加算器、13−
３−21はカウントダウン回路、13−３−22はゼロ検出
器、13−３−23はOR回路、13−３−24は制御回路、l100
−１〜l100−2,l106−１〜l106−4,l105−１〜l105−3,
l210−１〜l210−２は信号線である。 最初に、ベクトルレジスタからベクトルデータを読出
してパケツトに形成して、順次出力バツフアに書込む場
合の処理（ベクトルセンド処理と呼ぶ）を詳細に記す
が、その前に、また、第５図を用いてパケツトの構成
例、第４を用いてベクトルセンド処理を指令する命令の
第１の仕様例を説明する。 第５図に示すように、パケツトは、転送先のPE番号を
指定する2BのPE番号フイールド、2Bの主データ識別子フ
イールド、4Bの副データ識別子フイールド，データフイ
ールドから構成される。なお、各フイールドのデータ巾
は任意で良く、また、制御情報等のフイールドも追加可
能である。 第４図に示すように、ベクトルセンド処理命令は、命
令コードを示すOPフイールドと、R1,R2,R3フイールドか
ら構成される。 R1フイールドは転送するベクトルデータが格納されて
いるベクトルレジスタの番号を指定する。R2フイールド
は汎用レジスタの１つを指定し、対応する汎用レジスタ
の左2Bが転送時のPE番号，右2Bが主データ識別子とな
る。R3フイールドは汎用レジスタを偶奇のペアで（偶:R
3,奇:R3＋１）指定し、偶数番号の汎用レジスタは副デ
ータ識別子の開始値（4B巾）、奇数番号の汎用レジスタ
は副データ識別子の増分値（4B巾）となる。 ここで、副データ識別子の開始値と増分値から、副デ
ータ識別子は次のように作成されるものとする。 なお、本実施例では副データ識別子の開始値と増分値
を任意の値に設定可能とするため命令で指定させたが、
例えば、開始値はゼロ、増分値は１のように固定させて
単純化させることも可能である。 開始値と増分値を任意の値に設定可能であれば、例え
ば、１次元あるいは２次元データに対して、メモリのア
ドレス付けと同様の方法で全データに規則的に識別子を
割当てることによつて、一貫性を保持したまま、上記デ
ータ群を部分的にアクセス可能となる。 また、本実施例では、主データ識別子と副データ識別
子を明確に分離させたが、混在させて一元的に管理させ
ることも可能である。 ベクトルセンド処理は次のような手順で行なわれる。
まず、命令制御11−20はベクトルセンド処理命令を解読
すると、信号線l100−１を介して起動信号、命令のフイ
ールド情報等を制御回路13−３−24に送出し、続いて、
信号線l101を介してR2フイールドで指定された汎用レジ
スタの内容をレジスタ13−３−１へ、R3フイールドで指
定された偶数番目の汎用レジスタの内容をセレクタ13−
３−10を介してレジスタ13−３−２へ、また、奇数番目
の汎用レジスタの内容をレジスタ13−３−３へ、さら
に、信号線l104、セレクタ13−３−11を介して、レジス
タ12−２の処理要素数をレジスタ13−３−４にセツトす
る。次に、制御回路13−３−24は信号線l106−１を介し
て読出すべきベクトルレジスタ番号（命令のR1フイール
ド）を、また、l106−２を介して読出し開始要求を読出
し制御12−５へ送出する。そして、読出し開始要求に応
答して、データ受取り信号が読出し制御12−５から制御
回路13−３−24へ、信号線l106−４を介して順次転送さ
れ、また、データ受取り信号と同期して、信号線l107、
セレクタ13−５を介して、ベクトルデータを出力バツフ
アに順次書込む。また、これと並列して、ベクトルデー
タの各要素に対応するPE番号と主データ識別子，副デー
タ識別子を、各々、レジスタ13−３−１、レジスタ13−
３−５から信号線l109、セレクタ13−４を介して出力バ
ツフアに順次書込む。なお、副データ識別子は、レジス
タ13−３−２とレジスタ13−３−３にセツトした開始値
と増分値を用いて、前述したような演算を加算器13−３
−20で順次行なうことによつて作成する。 また、信号線l106−４を介して順次転送されるデータ
受取り信号はOR回路13−３−23を介してカウントダウン
回路13−３−21へ入力され、処理要素数を１だけ減算す
るためのイネーブル信号としても利用される。なお、制
御回路13−３−24はこのデータ受取り信号に応答して、
信号線l201−１を介して出力バツフア13−２へ書込み指
示信号を送出する。 そして、順次減算されてゼロに致達した時点でゼロ検
出器13−３−22がゼロ検出信号を制御回路13−３−24に
送出する。このゼロ検出信号に応答して、制御回路13−
３−24は信号線l100−２を介して命令制御11−20へ終了
信号を報告して処理を完了する。 なお、出力バツフア13−２に空き領域が充分ある場合
は、連続的に書込みが可能であるが、空き領域がある限
度を越えて小さくなると、出力バッファ13−２は制御回
路13−３−24へ信号線l210−２を介してビジイ信号を送
出する。そして、制御回路13−３−24はこのビジイ信号
に応答して、ベクトルレジスタの読出しを待ち状態とす
るための信号を、信号線l106−３を介して読出し制御12
−５へ送出し、ベクトルデータの読出しを一時中断させ
る。 次に、データ識別子を指定して、対応するベクトルデ
ータを連想記憶から検索してベクトルレジスタに読出す
場合の処理（これをベクトルレシーブ処理と呼ぶ）を詳
細に記す。なお、ネツトワーク３を介して転送されたパ
ケツトは、PE番号が削除されて連想記憶13−１に格納さ
れるものとし、また、ベクトルレシーブ処理を指定する
命令フオーマツトは第４図と同様とする。 まず、命令制御11−20はベクトルレシーブ処理命令を
解読すると、信号線l100−１を介して起動信号，命令の
フイールド等を制御回路13−３−24に送出する。引続い
て、ベクトルセンド処理で述べたと同様に、レジスタ13
−３−1,13−３−2,13−３−３へのセツトを行なう。 次に、制御回路13−３−24は信号線l105−１を介して
書込むべきベクトルレジスタ番号を、書込み制御12−３
へ送出する。その後、信号線l200−１を介して連想記憶
13−１へ検索リクエストを送出し、この検索リクエスト
の送出と同期して、主／副データ識別子をセレクタ13−
４、信号線l111を介して連想記憶13−１へ送出する。な
お、副データ識別子の生成方法は、前述したベクトルセ
ンド処理の場合と同様である。連想記憶13−１は、検索
リクエスト信号に応答し、同期して転送されるデータ識
別子に基づいて検索を行なう。そして、関連するデータ
があれば信号線l200−２を介して制御回路13−３−24に
検索一致信号を送出し、また、この検索一致信号に同期
して、関連するデータを信号線l108を介して書込み制御
12−３へ転送して指定されたベクトルレジスタに書込
む。なお、制御回路13−３−24は検索一致信号に応答し
て、データ書込み許可信号を信号線l105−２を介して書
込み制御12−３へ転送してデータの書込み指示を行な
う。 さらに、検索一致信号はOR回路13−３−23を介してカ
ウントダウン回路13−３−21へ入力され、処理要素数を
１だけ減算するためのイネーブル信号としても利用され
る。そして、順次減算されてゼロに致達した時点でゼロ
検出信号がゼロ検出器13−３−22から制御回路13−３−
24に送出される。このゼロ検出信号に応答して、制御回
路13−３−24は信号線l100−２を介して命令制御11−20
へ、また、信号線l105−３を介して書込み制御12−３へ
終了信号を報して処理を完了する。 第６図はベクトルセンド／レシーブ処理命令の第２の
仕様例を示している。 第４図の第１の仕様例では、ベクトル要素番号の若い
順に副データ識別子が規則正しく生成される。これに対
して、第６図の第２の仕様例では、ベクトル要素毎にラ
ンダムな副データ識別子を付与させようとするものであ
る。このため、命令のR3フイールドではベクトルレジス
タを指定させ、このベクトルレジスタに格納されている
右半分の4Bを各要素毎の副データ識別子に対応させる。 このような第２の命令仕様例に基づく処理手順は、前
述の第１の仕様例で記したものと基本的には同様である
が、相異点のみ簡単に記す。 即ち、第２の仕様例ではレジスタ13−３−２、レジス
タ13−３−３のセツトおよびこれらのレジスタの内容を
用いた副データ識別子の演算が不要である。その代り、
第２の仕様例では、R3フイールドのベクトルレジスタ番
号を信号線l106−１を介して読出し制御12−５へ転送
し、対応するベクトルレジスタの読出しデータを信号線
l103を介して受取り、右半分の4Bをセレクタ13−３−13
を介して副データ識別子として信号線l109へ出力させる
ことになる。 第７図は更に、ベクトルセンド／レシーブ処理命令の
第３の仕様例を示している。 第６図の第２の仕様例では、ベクトル要素毎に副デー
タ識別子のみがランダムであつたが、更に、PE番号およ
び主データ識別子もランダムに拡張できるようにしたも
のが第３の仕様例である。 即ち、第２の仕様例のR3フイールドで指定したベクト
ルレジスタに格納されている左半分の4Bを各要素のPE番
号および主データ識別子に対応させる。この場合、信号
線l103を介して読出し制御12−５から転送される読出し
データの左半分の4Bを、PE番号および主データ識別子と
してセレクタ13−３−14を介して信号線l109へ出力させ
ることになる。なお、第７図に於ては、R2フイールドは
未使用としたが、R2フイールドでPE番号および主データ
識別子が格納されているベクトルレジスタの番号を指定
する案も考えられる。 また、本実施例に於て、スカラ処理の場合のセンド／
レシーブ処理の説明を省略したが、例えば、第４図の命
令仕様例に於て、R1フイールドではスカラレジスタの番
号を指令させ、R3フイールドでは副データ識別子のみを
格納している汎用レジスタを１個指定するようにして、
容易に実現できる。 また、転送PE番号，データ識別子等の情報は汎用レジ
スタで指定するようにさせたが、ローカルメモリ上に格
納しておき、命令でその格納先のアドレスを指定させる
ようにすることも可能である。また、汎用レジスタの代
わりに、ベルト処理装置内に専用のアドレスレジスタ群
（ベクトルデータをローカルメモリからベクトルレジス
タへ読出す場合、あるいは、ベクトルレジスタからロー
カルメモリへ書込む場合にローカルメモリ上のアドレス
を指定する際に使用するレジスタ群）を保持している場
合には、このアドレスレジスタ群を利用することも可能
である。 さらにまた、データ識別子生成および制御回路13−３
と、メモリリクエスタ12−１は機能的には類似のものが
あり（詳細については省略するが、例えばメモリリクエ
スタ12−１に組込まれるアドレス計算用の加算器と本実
施例中の加算器13−３−20）、両者に共通に利用できる
ものについては共通化することも可能である。 〔発明の効果〕 本発明によれば、プロセツサ間でのベクトルデータの
直接転送、かつ、非同期転送、さらに、ベクトルデータ
の各要素間の転送順序に無関係な転送が実現できるの
で、処理性能を向上できる効果がある。また、ベクトル
演算の処理過程に於て、演算結果のベクトルデータをベ
クトルレジスタに順次格納すると同時に、この格納され
たベクトルデータを並列して順次読出しながら他プロセ
ツサへ転送することも可能となり、言わゆるプロセツサ
間でのベクトルデータのチエイニングが実現でき、処理
性能を更に向上できるという効果もある。
機能を具備したプロセツサ間で、ベクトルデータの非同
期、かつ、順序に無関係な効率良い通信手段を提供する
並列プロセツサに関する。 〔従来の技術〕 並列プロセツサに於て、プロセツサ間の効率良い通信
手段の実現は最大の課題の１つであり、特に、複数のプ
ロセツサがベクトル処理機能を具備している場合にはプ
ロセツサ間での大量のベクトルデータを効率良く転送す
る新たな必要性が生じている。なお、この種の装置に関
連するものには例えば特開昭60−37064が挙げられる。 この場合、効率良い通信手段としては、データを渡す
側と受取る側がネツトワークを介して直接データ転送が
でき、更に非同期に、かつ、転送順序に無関係に通信で
きることが望ましい。 〔発明が解決しようとする問題点〕 上記従来技術ではプロセツサ間で同期を取り合い、か
つ、各プロセツサ間で共有可能な共有メモリを介してベ
クトルデータを転送する手段を提供するものであり、デ
ータを渡す側のプロセツサと受取る側のプロセツサがネ
ツトワークを介して直接転送すること、また、転送が非
同期でかつ転送順序に無関係であること、等が配慮され
ておらず、共有メモリを介して転送するために、さら
に、同期化処理を行う必要があるために、転送オーバヘ
ツドが大きいという問題があつた。 本発明の目的は、プロセツサ間でのベクトルデータの
直接転送、かつ、非同期転送、さらに、ベクトルデータ
の各要素間の転送順序に無関係な転送手段を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的は、複数のプロセッサと前記複数のプロセッ
サ間で転送情報を転送するための通信経路を有する並列
プロセッサに於いて、前記プロセッサは、（ａ）それぞ
れが複数のベクトル要素データからなる複数のベクトル
データとベクトル命令を含む命令列を記録する記憶装置
と、前記記憶装置に接続され、前記記憶装置からベクト
ルデータを受け取り、前記記憶装置へベクトルデータを
送り出し、ベクトルデータを記録する複数のベクトルレ
ジスタと、（ｃ）前記複数のベクトルレジスタに接続さ
れ、前記複数のベクトルレジスタの一つから受け取った
ベクトルデータの演算を実行し、前記複数のベクトルレ
ジスタの一つに演算結果として得られたベクトルデータ
を供給する演算手段と、（ｄ）前記通信経路に接続さ
れ、前記通信経路を介して、他のプロセッサから送信さ
れたベクトル要素データを受信するデータ受信手段と、 （ｅ）前記通信経路に接続され、前記通信経路へ、他
のプロセッサによって実行されるベクトル要素データを
要素毎に送信するデータ送信手段と、（ｆ）前記記憶装
置からフェッチされた第１種のベクトル命令に応答し
て、前記第１種のベクトル命令によって指定される前記
複数のベクトルレジスタの内の一つのベクトルレジスタ
から第１のベクトルデータを要素毎に読み、且つ、前記
データ送信手段へ前記第１のベクトルデータを要素毎に
供給する手段と、および（ｇ）前記記憶装置からフェッ
チされた第２種のベクトル命令に応答して、前記第２種
のベクトル命令によって指定される前記複数のベクトル
レジスタの内の一つのベクトルレジスタへ前記データ受
信手段で受信した第２のベクトルデータを要素毎に書き
込む手段とを有することによって達成される。 〔作用〕 ベクトルレジスタに格納されたベクトルデータを他プ
ロセツサへ転送する場合、ベクトルデータを連続的に読
出し、各要素データ毎に対応する転送PE番号，データ識
別子を付加させた転送情報を転送情報生成手段により連
続的に生成する。そして、この転送情報を送信手段を介
してデータ通信路に順次送信する。データ通信路は例え
ば、多段スイツチネツトワークで実現するものとすれ
ば、転送経路は多岐に渡る場合があり、その経路の混み
具合によつて、送信手段からの送信順序に従つて送信先
プロセツサに到着する保証がないが、本発明によれば各
要素データ毎に識別子が付加されており、後述するよう
に送信先プロセツサで順序正しいベクトルデータへ再構
成が可能である。なお、送信先プロセツサは転送された
転送情報を一時、連想記憶手段に保持する。 他プロセツサから転送されたベクトルデータをベクト
ルレジスタに読出す場合の処理は次のようになる。即
ち、転送されたベクトルデータを参照したい時点で、転
送情報生成手段より、読出すべき各要素データ毎のデー
タ識別子を転送情報生成手段により連続的に生成し、こ
のデータ識別子に基づいて、連想記憶アクセス手段によ
り関連するデータを連想記憶手段から読出してベクトル
レジスタへ格納する。このように動作することにより、
プロセツサ間でのベクトルデータの直接転送、かつ、非
同期転送、さらに、ベクトルデータの各要素間の転送順
序に無関係な転送が可能となる。 〔実施例〕 以下、本発明の具体的な実施例を図面を用いて説明す
る。 第１図は本発明の一実施例を示す概略構成図である。
図中、１は全てのプロセツサエレメント（PE）を制御す
るホストプロセツサ、２−１〜２−ｎはプロセツサエレ
メント（以後、PEと略記）、本実施例では各PEは同一構
成であり、10はローカルメモリ、11はスカラ演算を行な
うスカラ処理装置、12はベクトル演算を行なうベクトル
処理装置、13−１はデータ識別子と対応するデータを組
にして格納でき、データ識別子（単に識別子とも呼ぶ）
を入力して関連するデータを出力できる連想記憶、13−
２は転送先PE番号，識別子，データ等（この他に、制御
情報を付加しても良い）から構成されるパケツトをバツ
フアリングしてネツトワークに出力する出力バツフア、
３は各PEの出力バツフア13−２から出力されるパケツト
を、パケツトのPE番号で指定されたPEへ転送するネツト
ワーク、l1,l2−１−１〜l2−ｎ−1,l2−１−２〜l2−
ｎ−２は信号線である。 なお、ネツトワーク３は、例えば、オメガネツトワー
クのような多段ネツトワーク、あるいはクロスバスイツ
チ、または、ハイパーキユーブネツトワーク等が考えら
れる。 各PEのスカラ処理装置11およびベクトル処理装置12で
演算された演算結果のうち、他PEで必要とするデータ
は、転送先PE番号，識別子が付加されたパケツトとし
て、出力バツフア13−２、ネツトワーク３を介して指定
されたPEへ転送される。転送されたパケツトのうち、識
別子とデータが連想記憶13−１に格納される。その後、
スカラ処理装置11およびベクトル処理装置12が識別子を
連想記憶13−１に送つて関連するデータを取込む。な
お、この場合、関連するデータが連想記憶13−１に無け
れば、例えば、待ち状態とするような制御が必要とな
る。あるいはまた、別の処理へ切換えることも考えられ
る。 第２図は、第１図の実施例に於る各プロセツサエレメ
ントの構成例を示している。 図中、11−20はローカルメモリ10から命令列を取込ん
で解読し、命令実行を制御する命令制御、11−１はセレ
クタ、11−２と11−10は書込み制御、11−３は複数個の
レジスタで構成される汎用レジスタ群、11−11は複数個
のレジスタで構成されるスカラレジスタ群、11−４と11
−12は読出し制御、11−５と11−13は演算器、12−１は
ベクトルデータをローカルメモリ10から読出す場合、あ
るいは書込む場合、ローカルメモリ10への読出し／書込
み要求の送出、また、アドレス生成および送出を行なう
メモリリクエスタ、12−２は処理すべきベクトルデータ
の要素数を格納する処理要素数レジスタ、12−３は書込
み制御、12−４−１〜12−４−８は各々、ベクトルレジ
スタ、12−５は読出し制御、12−６は演算器、13−３は
データ識別子生成および制御回路（以後、単に制御回路
13−３と呼ぶ）、13−４と13−５はセレクタ、l100〜l1
11は信号線である（なお、第１図の実施例と重複する部
分については説明を省略）。 最初にベクトル処理の概要を記す。 ローカルメモリ10からベクトルデータを、メモリリク
エスタ12−１、書込み制御12−３を介して、ベクトルレ
ジスタ12−４−１〜12−４−８へ順次読出す。次に、ベ
クトルレジスタに読出したベクトルデータを、読出し制
御12−５を介してパイプライン演算器12−６に順次送出
して演算し、演算結果をベクトルレジスタに順次格納す
る。そして、ベクトルレジスタに格納された演算結果の
ベクトルデータを、メモリリクエスタ12−１の制御の下
で、読出し制御12−５を介してローカルメモリ10へ書込
む。 また、上述のベクトル処理に於ては、ベクトルデータ
をローカルメモリからベクトルレジスタに読出すが、他
PEから転送されるベクトルデータを、連想記憶を介して
ベクトルレジスタへ取込む場合、また、上述のベクトル
処理に於ては、演算結果のベクトルデータをローカルメ
モリに格納するが、演算結果のベクトルデータを出力バ
ツフアを介して他PEへ転送する場合の処理がある。これ
らの処理が本発明の特徴であり、以下に詳細に記す。 第３図は第２図に於けるデータ識別子生成および制御
回路13−３の詳細な構成図である。 図中、13−３−１〜13−３−５はレジスタ、13−３−
10〜13−３−14はセレクタ、13−３−20は加算器、13−
３−21はカウントダウン回路、13−３−22はゼロ検出
器、13−３−23はOR回路、13−３−24は制御回路、l100
−１〜l100−2,l106−１〜l106−4,l105−１〜l105−3,
l210−１〜l210−２は信号線である。 最初に、ベクトルレジスタからベクトルデータを読出
してパケツトに形成して、順次出力バツフアに書込む場
合の処理（ベクトルセンド処理と呼ぶ）を詳細に記す
が、その前に、また、第５図を用いてパケツトの構成
例、第４を用いてベクトルセンド処理を指令する命令の
第１の仕様例を説明する。 第５図に示すように、パケツトは、転送先のPE番号を
指定する2BのPE番号フイールド、2Bの主データ識別子フ
イールド、4Bの副データ識別子フイールド，データフイ
ールドから構成される。なお、各フイールドのデータ巾
は任意で良く、また、制御情報等のフイールドも追加可
能である。 第４図に示すように、ベクトルセンド処理命令は、命
令コードを示すOPフイールドと、R1,R2,R3フイールドか
ら構成される。 R1フイールドは転送するベクトルデータが格納されて
いるベクトルレジスタの番号を指定する。R2フイールド
は汎用レジスタの１つを指定し、対応する汎用レジスタ
の左2Bが転送時のPE番号，右2Bが主データ識別子とな
る。R3フイールドは汎用レジスタを偶奇のペアで（偶:R
3,奇:R3＋１）指定し、偶数番号の汎用レジスタは副デ
ータ識別子の開始値（4B巾）、奇数番号の汎用レジスタ
は副データ識別子の増分値（4B巾）となる。 ここで、副データ識別子の開始値と増分値から、副デ
ータ識別子は次のように作成されるものとする。 なお、本実施例では副データ識別子の開始値と増分値
を任意の値に設定可能とするため命令で指定させたが、
例えば、開始値はゼロ、増分値は１のように固定させて
単純化させることも可能である。 開始値と増分値を任意の値に設定可能であれば、例え
ば、１次元あるいは２次元データに対して、メモリのア
ドレス付けと同様の方法で全データに規則的に識別子を
割当てることによつて、一貫性を保持したまま、上記デ
ータ群を部分的にアクセス可能となる。 また、本実施例では、主データ識別子と副データ識別
子を明確に分離させたが、混在させて一元的に管理させ
ることも可能である。 ベクトルセンド処理は次のような手順で行なわれる。
まず、命令制御11−20はベクトルセンド処理命令を解読
すると、信号線l100−１を介して起動信号、命令のフイ
ールド情報等を制御回路13−３−24に送出し、続いて、
信号線l101を介してR2フイールドで指定された汎用レジ
スタの内容をレジスタ13−３−１へ、R3フイールドで指
定された偶数番目の汎用レジスタの内容をセレクタ13−
３−10を介してレジスタ13−３−２へ、また、奇数番目
の汎用レジスタの内容をレジスタ13−３−３へ、さら
に、信号線l104、セレクタ13−３−11を介して、レジス
タ12−２の処理要素数をレジスタ13−３−４にセツトす
る。次に、制御回路13−３−24は信号線l106−１を介し
て読出すべきベクトルレジスタ番号（命令のR1フイール
ド）を、また、l106−２を介して読出し開始要求を読出
し制御12−５へ送出する。そして、読出し開始要求に応
答して、データ受取り信号が読出し制御12−５から制御
回路13−３−24へ、信号線l106−４を介して順次転送さ
れ、また、データ受取り信号と同期して、信号線l107、
セレクタ13−５を介して、ベクトルデータを出力バツフ
アに順次書込む。また、これと並列して、ベクトルデー
タの各要素に対応するPE番号と主データ識別子，副デー
タ識別子を、各々、レジスタ13−３−１、レジスタ13−
３−５から信号線l109、セレクタ13−４を介して出力バ
ツフアに順次書込む。なお、副データ識別子は、レジス
タ13−３−２とレジスタ13−３−３にセツトした開始値
と増分値を用いて、前述したような演算を加算器13−３
−20で順次行なうことによつて作成する。 また、信号線l106−４を介して順次転送されるデータ
受取り信号はOR回路13−３−23を介してカウントダウン
回路13−３−21へ入力され、処理要素数を１だけ減算す
るためのイネーブル信号としても利用される。なお、制
御回路13−３−24はこのデータ受取り信号に応答して、
信号線l201−１を介して出力バツフア13−２へ書込み指
示信号を送出する。 そして、順次減算されてゼロに致達した時点でゼロ検
出器13−３−22がゼロ検出信号を制御回路13−３−24に
送出する。このゼロ検出信号に応答して、制御回路13−
３−24は信号線l100−２を介して命令制御11−20へ終了
信号を報告して処理を完了する。 なお、出力バツフア13−２に空き領域が充分ある場合
は、連続的に書込みが可能であるが、空き領域がある限
度を越えて小さくなると、出力バッファ13−２は制御回
路13−３−24へ信号線l210−２を介してビジイ信号を送
出する。そして、制御回路13−３−24はこのビジイ信号
に応答して、ベクトルレジスタの読出しを待ち状態とす
るための信号を、信号線l106−３を介して読出し制御12
−５へ送出し、ベクトルデータの読出しを一時中断させ
る。 次に、データ識別子を指定して、対応するベクトルデ
ータを連想記憶から検索してベクトルレジスタに読出す
場合の処理（これをベクトルレシーブ処理と呼ぶ）を詳
細に記す。なお、ネツトワーク３を介して転送されたパ
ケツトは、PE番号が削除されて連想記憶13−１に格納さ
れるものとし、また、ベクトルレシーブ処理を指定する
命令フオーマツトは第４図と同様とする。 まず、命令制御11−20はベクトルレシーブ処理命令を
解読すると、信号線l100−１を介して起動信号，命令の
フイールド等を制御回路13−３−24に送出する。引続い
て、ベクトルセンド処理で述べたと同様に、レジスタ13
−３−1,13−３−2,13−３−３へのセツトを行なう。 次に、制御回路13−３−24は信号線l105−１を介して
書込むべきベクトルレジスタ番号を、書込み制御12−３
へ送出する。その後、信号線l200−１を介して連想記憶
13−１へ検索リクエストを送出し、この検索リクエスト
の送出と同期して、主／副データ識別子をセレクタ13−
４、信号線l111を介して連想記憶13−１へ送出する。な
お、副データ識別子の生成方法は、前述したベクトルセ
ンド処理の場合と同様である。連想記憶13−１は、検索
リクエスト信号に応答し、同期して転送されるデータ識
別子に基づいて検索を行なう。そして、関連するデータ
があれば信号線l200−２を介して制御回路13−３−24に
検索一致信号を送出し、また、この検索一致信号に同期
して、関連するデータを信号線l108を介して書込み制御
12−３へ転送して指定されたベクトルレジスタに書込
む。なお、制御回路13−３−24は検索一致信号に応答し
て、データ書込み許可信号を信号線l105−２を介して書
込み制御12−３へ転送してデータの書込み指示を行な
う。 さらに、検索一致信号はOR回路13−３−23を介してカ
ウントダウン回路13−３−21へ入力され、処理要素数を
１だけ減算するためのイネーブル信号としても利用され
る。そして、順次減算されてゼロに致達した時点でゼロ
検出信号がゼロ検出器13−３−22から制御回路13−３−
24に送出される。このゼロ検出信号に応答して、制御回
路13−３−24は信号線l100−２を介して命令制御11−20
へ、また、信号線l105−３を介して書込み制御12−３へ
終了信号を報して処理を完了する。 第６図はベクトルセンド／レシーブ処理命令の第２の
仕様例を示している。 第４図の第１の仕様例では、ベクトル要素番号の若い
順に副データ識別子が規則正しく生成される。これに対
して、第６図の第２の仕様例では、ベクトル要素毎にラ
ンダムな副データ識別子を付与させようとするものであ
る。このため、命令のR3フイールドではベクトルレジス
タを指定させ、このベクトルレジスタに格納されている
右半分の4Bを各要素毎の副データ識別子に対応させる。 このような第２の命令仕様例に基づく処理手順は、前
述の第１の仕様例で記したものと基本的には同様である
が、相異点のみ簡単に記す。 即ち、第２の仕様例ではレジスタ13−３−２、レジス
タ13−３−３のセツトおよびこれらのレジスタの内容を
用いた副データ識別子の演算が不要である。その代り、
第２の仕様例では、R3フイールドのベクトルレジスタ番
号を信号線l106−１を介して読出し制御12−５へ転送
し、対応するベクトルレジスタの読出しデータを信号線
l103を介して受取り、右半分の4Bをセレクタ13−３−13
を介して副データ識別子として信号線l109へ出力させる
ことになる。 第７図は更に、ベクトルセンド／レシーブ処理命令の
第３の仕様例を示している。 第６図の第２の仕様例では、ベクトル要素毎に副デー
タ識別子のみがランダムであつたが、更に、PE番号およ
び主データ識別子もランダムに拡張できるようにしたも
のが第３の仕様例である。 即ち、第２の仕様例のR3フイールドで指定したベクト
ルレジスタに格納されている左半分の4Bを各要素のPE番
号および主データ識別子に対応させる。この場合、信号
線l103を介して読出し制御12−５から転送される読出し
データの左半分の4Bを、PE番号および主データ識別子と
してセレクタ13−３−14を介して信号線l109へ出力させ
ることになる。なお、第７図に於ては、R2フイールドは
未使用としたが、R2フイールドでPE番号および主データ
識別子が格納されているベクトルレジスタの番号を指定
する案も考えられる。 また、本実施例に於て、スカラ処理の場合のセンド／
レシーブ処理の説明を省略したが、例えば、第４図の命
令仕様例に於て、R1フイールドではスカラレジスタの番
号を指令させ、R3フイールドでは副データ識別子のみを
格納している汎用レジスタを１個指定するようにして、
容易に実現できる。 また、転送PE番号，データ識別子等の情報は汎用レジ
スタで指定するようにさせたが、ローカルメモリ上に格
納しておき、命令でその格納先のアドレスを指定させる
ようにすることも可能である。また、汎用レジスタの代
わりに、ベルト処理装置内に専用のアドレスレジスタ群
（ベクトルデータをローカルメモリからベクトルレジス
タへ読出す場合、あるいは、ベクトルレジスタからロー
カルメモリへ書込む場合にローカルメモリ上のアドレス
を指定する際に使用するレジスタ群）を保持している場
合には、このアドレスレジスタ群を利用することも可能
である。 さらにまた、データ識別子生成および制御回路13−３
と、メモリリクエスタ12−１は機能的には類似のものが
あり（詳細については省略するが、例えばメモリリクエ
スタ12−１に組込まれるアドレス計算用の加算器と本実
施例中の加算器13−３−20）、両者に共通に利用できる
ものについては共通化することも可能である。 〔発明の効果〕 本発明によれば、プロセツサ間でのベクトルデータの
直接転送、かつ、非同期転送、さらに、ベクトルデータ
の各要素間の転送順序に無関係な転送が実現できるの
で、処理性能を向上できる効果がある。また、ベクトル
演算の処理過程に於て、演算結果のベクトルデータをベ
クトルレジスタに順次格納すると同時に、この格納され
たベクトルデータを並列して順次読出しながら他プロセ
ツサへ転送することも可能となり、言わゆるプロセツサ
間でのベクトルデータのチエイニングが実現でき、処理
性能を更に向上できるという効果もある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す概略構成図、第２図は
第１図の実施例に於けるプロセツサエレメントの構成例
を示す図、第３図は本発明の特徴であるデータ識別子生
成および制御回路の一実施例、第４図，第６図，第７図
は、本発明の特徴であるベクトルセンド／レシーブ処理
命令の命令仕様例、第５図はネツトワークを介してプロ
セツサ間でデータ転送を行なう場合の転送パケツトのフ
オーマツトを示す図である。 １……ホストプロセツサ、２−２〜２−ｎ……プロセツ
サエレメント、３……ネツトワーク、10……ローカルメ
モリ、11……スカラ処理装置、12……ベクトル処理装
置、12−４−１〜12−４−８……ベクトルレジスタ、13
−１……連想記憶、13−２……出力バツフア、13−３…
…データ識別子生成および制御回路。
第１図の実施例に於けるプロセツサエレメントの構成例
を示す図、第３図は本発明の特徴であるデータ識別子生
成および制御回路の一実施例、第４図，第６図，第７図
は、本発明の特徴であるベクトルセンド／レシーブ処理
命令の命令仕様例、第５図はネツトワークを介してプロ
セツサ間でデータ転送を行なう場合の転送パケツトのフ
オーマツトを示す図である。 １……ホストプロセツサ、２−２〜２−ｎ……プロセツ
サエレメント、３……ネツトワーク、10……ローカルメ
モリ、11……スカラ処理装置、12……ベクトル処理装
置、12−４−１〜12−４−８……ベクトルレジスタ、13
−１……連想記憶、13−２……出力バツフア、13−３…
…データ識別子生成および制御回路。
フロントページの続き
(72)発明者 濱中 直樹
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 長島 重夫
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭60−37064（ＪＰ，Ａ)
特開 昭61−45647（ＪＰ，Ａ)
特開 昭60−241155（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G06F 15/16
G06F 17/16
Claims (1)
- (57)【特許請求の範囲】 １．複数のプロセッサと前記複数のプロセッサ間で転送
情報を転送するための通信経路を有する並列プロセッサ
に於いて、 前記プロセッサは、 （ａ）それぞれが複数のベクトル要素データからなる複
数のベクトルデータとベクトル命令を含む命令列を記録
する記憶装置と、 （ｂ）前記記憶装置に接続され、前記記憶装置からベク
トルデータを受け取り、前記記憶装置へベクトルデータ
を送り出し、ベクトルデータを記録する複数のベクトル
レジスタと、 （ｃ）前記複数のベクトルレジスタに接続され、前記複
数のベクトルレジスタの一つから受け取ったベクトルデ
ータの演算を実行し、前記複数のベクトルレジスタの一
つに演算結果として得られたベクトルデータを供給する
演算手段と、 （ｄ）前記通信経路に接続され、前記通信経路を介し
て、他のプロセッサから送信されたベクトル要素データ
を受信するデータ受信手段と、 （ｅ）前記通信経路に接続され、前記通信経路へ、他の
プロセッサによって実行されるベクトル要素データを要
素毎に送信するデータ送信手段と、 （ｆ）前記記憶装置からフェッチされた第１種のベクト
ル命令に応答して、前記第１種のベクトル命令によって
指定される前記複数のベクトルレジスタの内の一つのベ
クトルレジスタから第１のベクトルデータを要素毎に読
み、且つ、前記データ送信手段へ前記第１のベクトルデ
ータを要素毎に供給する手段と、および （ｇ）前記記憶装置からフェッチされた第２種のベクト
ル命令に応答して、前記第２種のベクトル命令によって
指定される前記複数のベクトルレジスタの内の一つのベ
クトルレジスタへ前記データ受信手段で受信した第２の
ベクトルデータを要素毎に書き込む手段と を有する並列プロセッサ。 ２．前記プロセッサは、前記データ送信手段から、送信
するベクトル要素データ毎に、前記通信経路が転送先プ
ロセッサを識別するための情報と複数のベクトル要素デ
ータの内のいずれのベクトル要素データであるかを識別
するデータ識別子を付けて送信し、 前記プロセッサは、前記データ受信手段が受信したデー
タ識別子とベクトル要素データを記録する記録手段を有
し、 前記書き込む手段は、前記データ識別子を参照して、前
記記録手段から前記第２種のベクトル命令によって指定
される前記複数のベクトルレジスタの内の一つのベクト
ルレジスタへ、前記データ受信手段で受信した第２のベ
クトルデータを書き込むことを特徴とする請求項１記載
の並列プロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245241A JP2828972B2 (ja) | 1986-10-17 | 1986-10-17 | 並列プロセツサ |
| US07/109,293 US5010477A (en) | 1986-10-17 | 1987-10-15 | Method and apparatus for transferring vector data between parallel processing system with registers & logic for inter-processor data communication independents of processing operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245241A JP2828972B2 (ja) | 1986-10-17 | 1986-10-17 | 並列プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63100560A JPS63100560A (ja) | 1988-05-02 |
| JP2828972B2 true JP2828972B2 (ja) | 1998-11-25 |
Family
ID=17130757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245241A Expired - Fee Related JP2828972B2 (ja) | 1986-10-17 | 1986-10-17 | 並列プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828972B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0123509B1 (en) * | 1983-04-25 | 1992-04-08 | Cray Research, Inc. | Computer vector multiprocessing control |
| JPS60241155A (ja) * | 1984-05-16 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | アレイプロセツサの制御方法 |
| JPS6145647A (ja) * | 1984-08-09 | 1986-03-05 | Fujitsu Ltd | マルチプロセツサシステムのアクセス方式 |
-
1986
- 1986-10-17 JP JP61245241A patent/JP2828972B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63100560A (ja) | 1988-05-02 |
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