JPH04246723A - 乗算器 - Google Patents
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- JPH04246723A JPH04246723A JP3032444A JP3244491A JPH04246723A JP H04246723 A JPH04246723 A JP H04246723A JP 3032444 A JP3032444 A JP 3032444A JP 3244491 A JP3244491 A JP 3244491A JP H04246723 A JPH04246723 A JP H04246723A
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- Japan
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- multiplier
- multiplication
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- circuit
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- 230000001186 cumulative effect Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、乗算器に係り、特に累
積乗算Ａ＝Ａ±Ｘ×Ｙ（Ａ、Ｘ及びＹは２の補数表現デ
ータ）を演算する乗算器に関する。
積乗算Ａ＝Ａ±Ｘ×Ｙ（Ａ、Ｘ及びＹは２の補数表現デ
ータ）を演算する乗算器に関する。
【０００２】
【従来の技術】図５は従来の累積乗算を演算する乗算器
の構成を示す。
の構成を示す。
【０００３】従来、累積演算Ａ＝Ａ±Ｘ×Ｙ（Ａ、Ｘ及
びＹは２の補数表現データ）を行う場合には、次のよう
にして行っていた。まず、被乗数Ｘ５２と乗数Ｙ５１と
の乗算Ｐ＝Ｘ×Ｙの実行は、乗数Ｙ５１が与えられたブ
ースのデコーダ５３の出力信号が入力される部分積生成
回路５４において部分積を生成し、その部分積を部分積
加算回路５５において加算することによって行う。次に
算術回路５８を用いてＡ±Ｐを行うために、前記乗算結
果の符号反転データ生成回路５６を用いてＰの符号反転
のデータＰ′を求め、Ａ−Ｐの場合は信号選択回路５７
においてＰ′を選択してＡ＋Ｐ′を行い、Ａ＋Ｐの場合
は信号選択回路５７においてＰを選択してＡ＋Ｐを行う
。
びＹは２の補数表現データ）を行う場合には、次のよう
にして行っていた。まず、被乗数Ｘ５２と乗数Ｙ５１と
の乗算Ｐ＝Ｘ×Ｙの実行は、乗数Ｙ５１が与えられたブ
ースのデコーダ５３の出力信号が入力される部分積生成
回路５４において部分積を生成し、その部分積を部分積
加算回路５５において加算することによって行う。次に
算術回路５８を用いてＡ±Ｐを行うために、前記乗算結
果の符号反転データ生成回路５６を用いてＰの符号反転
のデータＰ′を求め、Ａ−Ｐの場合は信号選択回路５７
においてＰ′を選択してＡ＋Ｐ′を行い、Ａ＋Ｐの場合
は信号選択回路５７においてＰを選択してＡ＋Ｐを行う
。
【０００４】
【発明が解決しようとする課題】上述した従来の構成に
よる乗算器では、Ａ＝Ａ−Ｘ×Ｙの演算を行う場合、Ｘ
とＹの乗算結果の符号を反転して符号反転データを生成
する回路が必要である。従って、ハードウェアの規模が
大きくなり演算スピードが遅くなるという問題点があっ
た。
よる乗算器では、Ａ＝Ａ−Ｘ×Ｙの演算を行う場合、Ｘ
とＹの乗算結果の符号を反転して符号反転データを生成
する回路が必要である。従って、ハードウェアの規模が
大きくなり演算スピードが遅くなるという問題点があっ
た。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、ＸとＹの乗算結果の符号を反転して符号反
転データを生成する回路を不要とし、構成簡単で且つ演
算を高速化し得る乗算器を提供することを目的とする。
のであって、ＸとＹの乗算結果の符号を反転して符号反
転データを生成する回路を不要とし、構成簡単で且つ演
算を高速化し得る乗算器を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る乗算器は、
ブースのアルゴリズムを用いた乗算器において、第１の
入力として乗数Ｙが与えられ、第２の入力として乗算Ｘ
×Ｙ（Ｘは被乗数）及び乗算（−Ｘ×Ｙ）のいずれかを
選択するモード信号が与えられ、第１の出力としてブー
スのデコード値の絶対値をあらわす信号を出力し、第２
の出力としてデコード値の正負をあらわす符号信号と前
記モード信号との排他的論理和をとった信号を出力する
ブースのデコーダを具備することを特徴とする。
ブースのアルゴリズムを用いた乗算器において、第１の
入力として乗数Ｙが与えられ、第２の入力として乗算Ｘ
×Ｙ（Ｘは被乗数）及び乗算（−Ｘ×Ｙ）のいずれかを
選択するモード信号が与えられ、第１の出力としてブー
スのデコード値の絶対値をあらわす信号を出力し、第２
の出力としてデコード値の正負をあらわす符号信号と前
記モード信号との排他的論理和をとった信号を出力する
ブースのデコーダを具備することを特徴とする。
【０００７】
【作用】本発明の乗算器においては、Ａ＝Ａ＋Ｘ×Ｙか
Ａ＝Ａ−Ｘ×Ｙかを選択するモード信号を乗数Ｙと共に
ブースのデコーダに入力し、前記モード信号を乗数Ｙの
選択信号としてデコードを行うため、符号反転データを
生成する回路が不要である。
Ａ＝Ａ−Ｘ×Ｙかを選択するモード信号を乗数Ｙと共に
ブースのデコーダに入力し、前記モード信号を乗数Ｙの
選択信号としてデコードを行うため、符号反転データを
生成する回路が不要である。
【０００８】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【０００９】図１は本発明の第１の実施例に係る乗算器
の構成を示し、図２はその要部の構成を詳細に示す。
の構成を示し、図２はその要部の構成を詳細に示す。
【００１０】図１及び図２に示す乗算器は、２次のブー
スのデコーダ１３、部分積生成回路１４、部分積加算回
路１５、算術回路１６及び出力レジスタ１７を有する。
スのデコーダ１３、部分積生成回路１４、部分積加算回
路１５、算術回路１６及び出力レジスタ１７を有する。
【００１１】２の補数同士の乗算を行う場合、乗数Ｙ１
１は数式１に示す２次のブースのアルゴリズムの式を用
いて、数式２であらわされる。
１は数式１に示す２次のブースのアルゴリズムの式を用
いて、数式２であらわされる。
【００１２】
【数１】Ｅｊ ＝−２ｙ２ｊ＋１＋ｙ２ｊ＋ｙ２ｊ−１
【００１３】
【数２】
ここで、Ｐ＝Ｘ×Ｙ、Ｐ′＝−Ｘ×ＹとするとＰ及びＰ
′は、夫々数式３及び数式４であらわされる。
′は、夫々数式３及び数式４であらわされる。
【００１４】
【数３】
【００１５】
【数４】
従って、Ｐを求めるときは２次のブースのデコーダ１３
においてＥｊ をデコードし、Ｐ′を求めるときは２次
のブースのデコーダ１３において（−Ｅｊ ）をデコー
ドすればよい。
においてＥｊ をデコードし、Ｐ′を求めるときは２次
のブースのデコーダ１３において（−Ｅｊ ）をデコー
ドすればよい。
【００１６】このとき、図２に示すように、乗算Ｘ×Ｙ
（Ｘは被乗数）及び乗算（−Ｘ×Ｙ）のいずれであるか
を選択するモード信号（以下、「ｍｏｄｅ信号」と称す
る）と、Ｅｊ の符号の正負をあらわす符号信号（以下
、「ｓｉｇｎ信号」と称する）の排他的論理和の値がＰ
及びＰ′を同一のハードウェアで行ったときの部分積の
符号をあらわす信号になる。
（Ｘは被乗数）及び乗算（−Ｘ×Ｙ）のいずれであるか
を選択するモード信号（以下、「ｍｏｄｅ信号」と称す
る）と、Ｅｊ の符号の正負をあらわす符号信号（以下
、「ｓｉｇｎ信号」と称する）の排他的論理和の値がＰ
及びＰ′を同一のハードウェアで行ったときの部分積の
符号をあらわす信号になる。
【００１７】デコーダ１３の値は数式１に従っており、
その入出力値は表１の真理値表であらわされる。
その入出力値は表１の真理値表であらわされる。
【００１８】
【表１】
【００１９】ここで表１の真理値表について説明する。
入力値ｙ２ｊ−１、ｙ２ｊ及びｙ２ｊ＋１は、乗数Ｙの
連続する３ビットをあらわし、ｍｏｄｅ信号は乗算Ｘ×
Ｙのときは１、乗算（−Ｘ×Ｙ）のときは０をあらわす
。ブースのデコーダ１３の出力値は被乗数Ｘの２倍、被
乗数Ｘ又は０のいずれかを選択する信号とその符号をあ
らわすプラス信号（以下、「ｐｌｕｓ信号」と称する）
又はマイナス信号（以下、「ｍｉｎｕｓ信号」と称する
）からなる。例えば、数式１のＥｊ の値が−２でｍｏ
ｄｅ信号が０のときデコード値は数式５であらわされる
。
連続する３ビットをあらわし、ｍｏｄｅ信号は乗算Ｘ×
Ｙのときは１、乗算（−Ｘ×Ｙ）のときは０をあらわす
。ブースのデコーダ１３の出力値は被乗数Ｘの２倍、被
乗数Ｘ又は０のいずれかを選択する信号とその符号をあ
らわすプラス信号（以下、「ｐｌｕｓ信号」と称する）
又はマイナス信号（以下、「ｍｉｎｕｓ信号」と称する
）からなる。例えば、数式１のＥｊ の値が−２でｍｏ
ｄｅ信号が０のときデコード値は数式５であらわされる
。
【００２０】
【数５】
（２ｘ、ｘ、ｚｅｒｏ、ｐｌｕｓ、ｍｉｎｕｓ）＝（１
、０、０、０、１） 即ち、デコーダ１３が表１の真理値表に従って選択信号
を出力すると、その信号を部分積分生成回路１４が受け
、この部分積分生成回路１４において部分積が生成され
る。その（ｎ＋１）／２個の部分積を部分積加算回路１
５で加算し、この加算結果と出力レジスタ１７の値を算
術回路１６で加算すれば、最終演算結果が出力レジスタ
１７に出力される。よって、符号反転データ生成回路な
しに累積乗算を行うことができる。
、０、０、０、１） 即ち、デコーダ１３が表１の真理値表に従って選択信号
を出力すると、その信号を部分積分生成回路１４が受け
、この部分積分生成回路１４において部分積が生成され
る。その（ｎ＋１）／２個の部分積を部分積加算回路１
５で加算し、この加算結果と出力レジスタ１７の値を算
術回路１６で加算すれば、最終演算結果が出力レジスタ
１７に出力される。よって、符号反転データ生成回路な
しに累積乗算を行うことができる。
【００２１】図３は本発明の第２の実施例に係る乗算器
の構成を示し、図４はその要部の構成を詳細に示す。
の構成を示し、図４はその要部の構成を詳細に示す。
【００２２】図３に示す乗算器は、２次のブースのデコ
ーダ３３、部分積生成回路３４、部分積加算回路３５、
算術回路３６及び出力レジスタ３７を有する。
ーダ３３、部分積生成回路３４、部分積加算回路３５、
算術回路３６及び出力レジスタ３７を有する。
【００２３】乗数Ｙ３１及びｍｏｄｅ信号を２次のブー
スのデコーダ３３に入力し、この２次のブースのデコー
ダ３３の出力と被乗数Ｘ３２とを受けて部分積生成回路
３４において部分積を生成する。部分積生成回路３４に
おいて生成された部分積を、部分積加算回路３５におい
て加算して乗算Ｘ×Ｙ又は（−Ｘ×Ｙ）の結果を得る。 この乗算結果を算術回路３６において出力レジスタ３７
の値Ａと加算することによって累積乗算Ａ＝Ａ±Ｘ×Ｙ
を行う。
スのデコーダ３３に入力し、この２次のブースのデコー
ダ３３の出力と被乗数Ｘ３２とを受けて部分積生成回路
３４において部分積を生成する。部分積生成回路３４に
おいて生成された部分積を、部分積加算回路３５におい
て加算して乗算Ｘ×Ｙ又は（−Ｘ×Ｙ）の結果を得る。 この乗算結果を算術回路３６において出力レジスタ３７
の値Ａと加算することによって累積乗算Ａ＝Ａ±Ｘ×Ｙ
を行う。
【００２４】図４は、図３の２次のブースのデコーダ３
３を構成する（ｎ＋１）／２個のデコーダのうちの１個
の詳細な回路図である。
３を構成する（ｎ＋１）／２個のデコーダのうちの１個
の詳細な回路図である。
【００２５】図４に示すデコーダは、図示のように接続
されたインバータ４１〜４３，４Ｂ，４Ｄ，４Ｅ，４Ｇ
〜４Ｊ、トランスファゲート４４〜４７，４Ａ、２入力
ＮＡＮＤ（ナンドゲート）４８，４Ｆ、２入力ＮＯＲ（
ノアゲート）４９、及びクロックドインバータ４Ｃで構
成されている。
されたインバータ４１〜４３，４Ｂ，４Ｄ，４Ｅ，４Ｇ
〜４Ｊ、トランスファゲート４４〜４７，４Ａ、２入力
ＮＡＮＤ（ナンドゲート）４８，４Ｆ、２入力ＮＯＲ（
ノアゲート）４９、及びクロックドインバータ４Ｃで構
成されている。
【００２６】入力ｙ２ｊ＋１、ｙ２ｊ及びｙ２ｊ−１は
乗数Ｙの連続した３ビットであり、ｍｏｄｅ信号は乗算
Ｘ×Ｙ及び（−Ｘ×Ｙ）のいずれであるかを選択する信
号であり、出力２ｘ、ｘ、ｚｅｒｏ、ｐｌｕｓ及びｍｉ
ｎｕｓは部分積±２Ｘ、±Ｘ及び０のいずれかを選択す
るデコード信号であって、出力値は表１の真理値表に従
っている。 例えばｙ２ｊ＋１の論理値が１で、ｙ２ｊ及びｙ２ｊ−
１の論理値が０そしてｍｏｄｅ信号の論理値が０のとき
、ｙ２ｊ＋１の論理値が１であるので、トランスファゲ
ート４５及びトランスファゲート４７を通って信号が伝
搬し、２入力ＮＡＮＤ４８の入力値が共に１になるので
、その出力値は１となり、よって２ｘの論理値は１でｘ
の論理値は０となる。２入力ＮＯＲ４９は入力値が共に
１であるので、その出力値は０となり、ｚｅｒｏの論理
値は０となる。 またｍｏｄｅ信号の論理値が０であるので、トランスフ
ァゲート４Ａを通って信号が伝搬し、２入力ＮＡＮＤ４
Ｆの入力値が共に１であるので、その出力値は０になり
、ｐｌｕｓの論理値は０でｍｉｎｕｓの論理値は１とな
る。他の入力値に対しても同様に出力値を確かめること
ができ、その入出力値の関係は真理値表と一致している
。
乗数Ｙの連続した３ビットであり、ｍｏｄｅ信号は乗算
Ｘ×Ｙ及び（−Ｘ×Ｙ）のいずれであるかを選択する信
号であり、出力２ｘ、ｘ、ｚｅｒｏ、ｐｌｕｓ及びｍｉ
ｎｕｓは部分積±２Ｘ、±Ｘ及び０のいずれかを選択す
るデコード信号であって、出力値は表１の真理値表に従
っている。 例えばｙ２ｊ＋１の論理値が１で、ｙ２ｊ及びｙ２ｊ−
１の論理値が０そしてｍｏｄｅ信号の論理値が０のとき
、ｙ２ｊ＋１の論理値が１であるので、トランスファゲ
ート４５及びトランスファゲート４７を通って信号が伝
搬し、２入力ＮＡＮＤ４８の入力値が共に１になるので
、その出力値は１となり、よって２ｘの論理値は１でｘ
の論理値は０となる。２入力ＮＯＲ４９は入力値が共に
１であるので、その出力値は０となり、ｚｅｒｏの論理
値は０となる。 またｍｏｄｅ信号の論理値が０であるので、トランスフ
ァゲート４Ａを通って信号が伝搬し、２入力ＮＡＮＤ４
Ｆの入力値が共に１であるので、その出力値は０になり
、ｐｌｕｓの論理値は０でｍｉｎｕｓの論理値は１とな
る。他の入力値に対しても同様に出力値を確かめること
ができ、その入出力値の関係は真理値表と一致している
。
【００２７】よって、２次のブースのアルゴリズムの式
Ｅｊ ＝−２ｙ２ｊ＋１＋ｙ２ｊ＋ｙ２ｊ−１（数式１
）及び（−Ｅｊ ）をｍｏｄｅ信号によりデコードする
ことができるので第１の実施例と同様な効果を得ること
ができる。
Ｅｊ ＝−２ｙ２ｊ＋１＋ｙ２ｊ＋ｙ２ｊ−１（数式１
）及び（−Ｅｊ ）をｍｏｄｅ信号によりデコードする
ことができるので第１の実施例と同様な効果を得ること
ができる。
【００２８】なお、上述の第１及び第２の実施例では２
次のブースを用いて説明したが、３次又はそれ以上の高
次のブースのデコーダを用いても同様な効果を得ること
ができる。
次のブースを用いて説明したが、３次又はそれ以上の高
次のブースのデコーダを用いても同様な効果を得ること
ができる。
【００２９】上述したように、ブースのデコーダにおい
て、演算を選択するｍｏｄｅ信号を加え、その選択信号
と符号の選択信号ｓｉｇｎとの排他的論理和をとる機能
を持たせることにより、乗算Ｘ×Ｙ及び（−Ｘ×Ｙ）を
同一のハードウェアで演算することができるため、乗算
結果の符号反転データを生成する回路が不要になる。従
って、ハードウェアの規模の増加を抑え、累積乗算を高
速に実行することができる。
て、演算を選択するｍｏｄｅ信号を加え、その選択信号
と符号の選択信号ｓｉｇｎとの排他的論理和をとる機能
を持たせることにより、乗算Ｘ×Ｙ及び（−Ｘ×Ｙ）を
同一のハードウェアで演算することができるため、乗算
結果の符号反転データを生成する回路が不要になる。従
って、ハードウェアの規模の増加を抑え、累積乗算を高
速に実行することができる。
【００３０】
【発明の効果】以上述べたように、本発明によれば、Ａ
＝Ａ＋Ｘ×ＹかＡ＝Ａ−Ｘ×Ｙかを選択するモード信号
を乗数Ｙと共にブースのデコーダに入力し、前記モード
信号を乗数Ｙの選択信号としてデコードを行うため、符
号反転データを生成する回路が不要であり、構成簡単で
且つ演算を高速化し得る乗算器を提供することができる
。
＝Ａ＋Ｘ×ＹかＡ＝Ａ−Ｘ×Ｙかを選択するモード信号
を乗数Ｙと共にブースのデコーダに入力し、前記モード
信号を乗数Ｙの選択信号としてデコードを行うため、符
号反転データを生成する回路が不要であり、構成簡単で
且つ演算を高速化し得る乗算器を提供することができる
。
【図１】本発明の第１の実施例に係る乗算器の構成を示
すブロック図である。
すブロック図である。
【図２】図１の２次のブースのデコーダ１３の詳細な構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明の第２の実施例に係る乗算器の構成を示
すブロック図である。
すブロック図である。
【図４】図３の２次のブースのデコーダ３３の詳細な構
成を示す回路図である。
成を示す回路図である。
【図５】従来の乗算器の構成を示すブロック図である。
１１，３１；乗数Ｙ
１２，３２；被乗数Ｘ
１３，３３；ブースのデコーダ
１４，３４；部分積生成回路
１５，３５；部分積加算回路
１６，３６；算術回路
１７，３７；出力レジスタ
４１〜４３，４Ｂ，４Ｄ，４Ｅ，４Ｇ〜４Ｊ；インバー
タ ４４〜４７，４Ａ；トランスファゲート４８，４Ｆ；２
入力ＮＡＮＤ ４９；２入力ＮＯＲ ４Ｃ；クロックドインバータ
タ ４４〜４７，４Ａ；トランスファゲート４８，４Ｆ；２
入力ＮＡＮＤ ４９；２入力ＮＯＲ ４Ｃ；クロックドインバータ
Claims (1)
- 【請求項１】 ブースのアルゴリズムを用いた乗算器
において、第１の入力として乗数Ｙが与えられ、第２の
入力として乗算Ｘ×Ｙ（Ｘは被乗数）及び乗算（−Ｘ×
Ｙ）のいずれかを選択するモード信号が与えられ、第１
の出力としてブースのデコード値の絶対値をあらわす信
号を出力し、第２の出力としてデコード値の正負をあら
わす符号信号と前記モード信号との排他的論理和をとっ
た信号を出力するブースのデコーダを具備することを特
徴とする乗算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032444A JP3033212B2 (ja) | 1991-01-31 | 1991-01-31 | 乗算器 |
| DE69227791T DE69227791T2 (de) | 1991-01-31 | 1992-01-31 | Booth's Multiplikationssystem zur Durchführung von A+/- X.Y |
| EP92300856A EP0497622B1 (en) | 1991-01-31 | 1992-01-31 | Booth's Multiplying system performing A+/- X.Y |
| US07/830,400 US5303178A (en) | 1991-01-31 | 1992-01-31 | Multiplying system based on the Booth's algorithm and generating a positive or negative product in response to a mode signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032444A JP3033212B2 (ja) | 1991-01-31 | 1991-01-31 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04246723A true JPH04246723A (ja) | 1992-09-02 |
| JP3033212B2 JP3033212B2 (ja) | 2000-04-17 |
Family
ID=12359137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032444A Expired - Fee Related JP3033212B2 (ja) | 1991-01-31 | 1991-01-31 | 乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5303178A (ja) |
| EP (1) | EP0497622B1 (ja) |
| JP (1) | JP3033212B2 (ja) |
| DE (1) | DE69227791T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527064A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | ブース乗算方法及びシステムのための電力効率の良い符号拡張 |
| JP2009527060A (ja) * | 2006-02-15 | 2009-07-23 | クゥアルコム・インコーポレイテッド | 拡張された削減ツリー回路構成を有するブース乗算器 |
| US7809783B2 (en) | 2006-02-15 | 2010-10-05 | Qualcomm Incorporated | Booth multiplier with enhanced reduction tree circuitry |
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