JPS616734A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS616734A JPS616734A JP59127909A JP12790984A JPS616734A JP S616734 A JPS616734 A JP S616734A JP 59127909 A JP59127909 A JP 59127909A JP 12790984 A JP12790984 A JP 12790984A JP S616734 A JPS616734 A JP S616734A
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- Japan
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- output
- signal
- gate
- input
- word length
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル演算のオーバフロー、アンダーフロ
ー処理に関するものである。
ー処理に関するものである。
従来例の構成とその問題点
加減算や乗除算等の演算を行うディジタル信号処理にお
いては、演算精度を高くするため、内部演算のビット語
長を入出力のビット語長に比べ長くするのが一般的であ
る。このため出力段においてビット語長の合わせを行っ
ている。
いては、演算精度を高くするため、内部演算のビット語
長を入出力のビット語長に比べ長くするのが一般的であ
る。このため出力段においてビット語長の合わせを行っ
ている。
第１図は一般的な信号処理装置の構成を示すものである
。入力端子１に入力される入力信号は演算ユニット２で
必要な処理が施され、語長合わせ回路３を経て出力端子
４に出力される。
。入力端子１に入力される入力信号は演算ユニット２で
必要な処理が施され、語長合わせ回路３を経て出力端子
４に出力される。
ここで入力信号のビット語長をｎとし、ｎ ＝ ８ビツ
トとした場合、演算ユニット２で扱うビット語長ｍは例
えば１６ビツト程度で行われる。出力信号は入力信号と
同じビット語長であるから出力Ａ子４のビット語長はｎ
であり、８ビツトの信号し；出力される。よって演算ユ
ニット２゛かラノ１６ビット語長の信号を８ビツト語長
の信号へと変換を行う語長合わせ回路３が必要となる。
トとした場合、演算ユニット２で扱うビット語長ｍは例
えば１６ビツト程度で行われる。出力信号は入力信号と
同じビット語長であるから出力Ａ子４のビット語長はｎ
であり、８ビツトの信号し；出力される。よって演算ユ
ニット２゛かラノ１６ビット語長の信号を８ビツト語長
の信号へと変換を行う語長合わせ回路３が必要となる。
この語長合わせ回路３はオーバーフローおよびアンダー
フローの処理を行うものであり、扱う信号が絶対値表示
の場合、演算ユニット２からの信号が出力端子４でのビ
ット語長ｎ表わされる最大数値以下の時には下位ｎビッ
トをそのまま出力し、ｎビットで表わされる最大数値以
上となった時にはｎビットで表わされる最大数値すなわ
ち、全て”Ｈｉｇｈ’“となる信号が出力される。扱う
信号が補数表示の場合、演算ユニット２からの信号が出
力端子４でのビット語長ｎで表わされる最大数値以下の
時には符号ビットと数値ビットのｎ−１ビツトをそのま
ま出力し、ｎビットで表わされる最大数値以上となった
時には、正の数値の場合には正の最大数値すなわち符号
ビットが“Ｌｏｗ’“ で数値ビットが全て”Ｈｉｇｈ
”となる信号が、又負の数値の場合には負の最大数値す
なわち符号ビットが’Ｈｉｇｈ”でこの様に扱う信号形
式に応じてオーバフロー。
フローの処理を行うものであり、扱う信号が絶対値表示
の場合、演算ユニット２からの信号が出力端子４でのビ
ット語長ｎ表わされる最大数値以下の時には下位ｎビッ
トをそのまま出力し、ｎビットで表わされる最大数値以
上となった時にはｎビットで表わされる最大数値すなわ
ち、全て”Ｈｉｇｈ’“となる信号が出力される。扱う
信号が補数表示の場合、演算ユニット２からの信号が出
力端子４でのビット語長ｎで表わされる最大数値以下の
時には符号ビットと数値ビットのｎ−１ビツトをそのま
ま出力し、ｎビットで表わされる最大数値以上となった
時には、正の数値の場合には正の最大数値すなわち符号
ビットが“Ｌｏｗ’“ で数値ビットが全て”Ｈｉｇｈ
”となる信号が、又負の数値の場合には負の最大数値す
なわち符号ビットが’Ｈｉｇｈ”でこの様に扱う信号形
式に応じてオーバフロー。
アンダーフロー処理は行われているが、例えば画像信号
処理装置等の様に入出力信号が絶対値表示で内部演算が
補数表示で行われる特殊な用途については、その用途に
適したオーバフロー、アンダー７０−処理が必要である
。
処理装置等の様に入出力信号が絶対値表示で内部演算が
補数表示で行われる特殊な用途については、その用途に
適したオーバフロー、アンダー７０−処理が必要である
。
発明の目的
本発明は入出力信号が絶対値表示であり、内部演算が補
数表示であるディジタル信号処理装置において、オーバ
フロー、アンダーフローを適切かつ簡単な回路で行わせ
るものである。
数表示であるディジタル信号処理装置において、オーバ
フロー、アンダーフローを適切かつ簡単な回路で行わせ
るものである。
発明の構成
本発明は、正の数において出カビノド語長で表現できる
数値以上が入力された場合には、出力をそのビット語長
で表現できる最大の数とし、負の数値が入力された場合
には零を出力することにより、適切なオーバフロー、ア
ンダーフロー処理を行わせるものであり、又、入力信号
の内、対応す作り、この信号と入力信号をさきの論理和
信号により切り換えて出力端子に出力する簡単な回路構
成でもって前述のオーバフロー、アンダーフロー処理を
実現するものである。
数値以上が入力された場合には、出力をそのビット語長
で表現できる最大の数とし、負の数値が入力された場合
には零を出力することにより、適切なオーバフロー、ア
ンダーフロー処理を行わせるものであり、又、入力信号
の内、対応す作り、この信号と入力信号をさきの論理和
信号により切り換えて出力端子に出力する簡単な回路構
成でもって前述のオーバフロー、アンダーフロー処理を
実現するものである。
実施例の説明
第２図に本発明の一実施例を示す。
５〜２ｏはオーバフロー、アンダーフロー回路における
入力信号であシ演算ユニットから入力される信号である
。この例においては１６ビツトで示しである。２８〜３
５は出力信号であり、この例においては８ビツトで示し
である。ここで入力信号は補数表示であシ、２ｏは符号
ビット、５〜１９は数値ビットである。又、出力信号は
絶対値表示であシ、２８〜３５は全て数値ビットである
。
入力信号であシ演算ユニットから入力される信号である
。この例においては１６ビツトで示しである。２８〜３
５は出力信号であり、この例においては８ビツトで示し
である。ここで入力信号は補数表示であシ、２ｏは符号
ビット、５〜１９は数値ビットである。又、出力信号は
絶対値表示であシ、２８〜３５は全て数値ビットである
。
２３は論理積ゲー）２５，２６、インバータ２４および
論理和ゲート２７よシ成る切換回路であり、入力信号５
〜２０の内用力信号２８〜３５０ビット語長を越える上
位ビット１３〜２ｏが入力される論理和ゲート２１の出
力信号により、出力信号２８〜３５への信号を入力信号
６〜１２とするか排他論理和ゲート２２の出力とするか
を切シ換える。
論理和ゲート２７よシ成る切換回路であり、入力信号５
〜２０の内用力信号２８〜３５０ビット語長を越える上
位ビット１３〜２ｏが入力される論理和ゲート２１の出
力信号により、出力信号２８〜３５への信号を入力信号
６〜１２とするか排他論理和ゲート２２の出力とするか
を切シ換える。
つまり、入力信号５〜２０が正の数値であり、かつ、出
力信号２８〜３５のビット語長で表わされる最大数値以
下であれば、入力信号１３〜２゜は全てＬｏｗ” で
あシ、論理和ゲート２１の出力はＬｏｗ” となるの
で出力信号２８〜３６には入力信号６〜１２がそのまま
出力される。入力信号が正の数値であシ、出力信号２８
〜３６０ビット語長で表わされる最大数値以上の場合に
は、１３ ′〜１９の入力信号の内いづれかが”Ｈ
ｉｇｈ”となっているので論理和ゲート２１の出力は”
Ｈｉｇｈ”となり、出力信号２８〜３５には排他論理和
ゲート２２の出力信号が出力される。ここで、符号ビッ
ト２０は”Ｌｏｗ” でありこの排他論理和ゲート２２
の出力は”Ｈｉｇｈ”となり、出力信号２８〜３６は全
て“Ｈｉｇｈ’”となる。つまりこの場合出力信号２８
〜３５は表現できる最大の数値となっている。
力信号２８〜３５のビット語長で表わされる最大数値以
下であれば、入力信号１３〜２゜は全てＬｏｗ” で
あシ、論理和ゲート２１の出力はＬｏｗ” となるの
で出力信号２８〜３６には入力信号６〜１２がそのまま
出力される。入力信号が正の数値であシ、出力信号２８
〜３６０ビット語長で表わされる最大数値以上の場合に
は、１３ ′〜１９の入力信号の内いづれかが”Ｈ
ｉｇｈ”となっているので論理和ゲート２１の出力は”
Ｈｉｇｈ”となり、出力信号２８〜３５には排他論理和
ゲート２２の出力信号が出力される。ここで、符号ビッ
ト２０は”Ｌｏｗ” でありこの排他論理和ゲート２２
の出力は”Ｈｉｇｈ”となり、出力信号２８〜３６は全
て“Ｈｉｇｈ’”となる。つまりこの場合出力信号２８
〜３５は表現できる最大の数値となっている。
入力信号５〜２０が負の数値の場合には、符号ビット２
０は”Ｈｉｇｈ”であり、論理和ゲート２１の出力は”
Ｈｉｇｈ’”となシ出力信号２８〜３５には排他論理和
ゲート２２の出力信号が出力される。この場合、この排
他論理和ゲート２２の出力は”Ｌｏｗ”であり、出力信
号２８〜３６は全て”Ｌｏｗ” となる。つマシ零が
出力されることになる。
０は”Ｈｉｇｈ”であり、論理和ゲート２１の出力は”
Ｈｉｇｈ’”となシ出力信号２８〜３５には排他論理和
ゲート２２の出力信号が出力される。この場合、この排
他論理和ゲート２２の出力は”Ｌｏｗ”であり、出力信
号２８〜３６は全て”Ｌｏｗ” となる。つマシ零が
出力されることになる。
発明の効果
以上の本発明は入出力が絶対値表示でちゃ、内部演算が
補数表示のディジタル信号処理装置において、入力信号
が出力信号のビット語長で表わされる最大数値範囲を越
えた場合、正の数値の時には出力信号を表現できる最大
数値とし、負の時には零とするオーバフロー、アンダー
フロー処理とすることにより、出力信号を表現できる範
囲内で最も入力信号に近い値とすることができる。又、
入力信号ビット語長の出カビノド語長を越えるビットの
論理和ゲートと排他論理和ゲートおよび切換回路でもっ
て、簡単な構成で前記処理を実現できる。
補数表示のディジタル信号処理装置において、入力信号
が出力信号のビット語長で表わされる最大数値範囲を越
えた場合、正の数値の時には出力信号を表現できる最大
数値とし、負の時には零とするオーバフロー、アンダー
フロー処理とすることにより、出力信号を表現できる範
囲内で最も入力信号に近い値とすることができる。又、
入力信号ビット語長の出カビノド語長を越えるビットの
論理和ゲートと排他論理和ゲートおよび切換回路でもっ
て、簡単な構成で前記処理を実現できる。
第１図は一般的な信号処理装置の構成図、第２図は本発
明の一実施例の信号処理回路図である。 ５〜２０・・・入力信号、２１・・・・・論理和ゲート
、２２・・・・・排他論理和ゲート、２３・・・・・切
換回路、２８〜３６・・・・・出力信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
明の一実施例の信号処理回路図である。 ５〜２０・・・入力信号、２１・・・・・論理和ゲート
、２２・・・・・排他論理和ゲート、２３・・・・・切
換回路、２８〜３６・・・・・出力信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）出力信号が絶対表示であり内部演算が補数表示で
あって、かつ、この内部演算のビット語長が前記出力信
号のビット語長よりも長い信号処理装置内に配置され、
入力信号が前記出力信号のビット語長での最大表現範囲
を越える場合に、前記入力信号が正の数値においては表
現範囲内の最大数値を出力し、負の数値においては零を
出力することを特徴とする信号処理回路。 - （２）入力信号の出力信号ビット語長を越える上位ビッ
ト全てが入力される論理和ゲートと、この論理和ゲート
の出力信号と前記入力信号の符号ビットが入力される排
他論理和ゲートと、前記論理和ゲートの出力により、前
記入力信号と前記排他論理和ゲートの出力を切り換えて
出力する切換回路を有することを特徴とする特許請求の
範囲第１項記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127909A JPS616734A (ja) | 1984-06-21 | 1984-06-21 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127909A JPS616734A (ja) | 1984-06-21 | 1984-06-21 | 信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616734A true JPS616734A (ja) | 1986-01-13 |
Family
ID=14971652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127909A Pending JPS616734A (ja) | 1984-06-21 | 1984-06-21 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279006A (ja) * | 1986-05-29 | 1987-12-03 | Koichi Hamada | 金属エンドレスベルトの圧延装置 |
| JPS62279005A (ja) * | 1986-05-29 | 1987-12-03 | Koichi Hamada | 金属エンドレスベルトの６段圧延装置 |
-
1984
- 1984-06-21 JP JP59127909A patent/JPS616734A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279006A (ja) * | 1986-05-29 | 1987-12-03 | Koichi Hamada | 金属エンドレスベルトの圧延装置 |
| JPS62279005A (ja) * | 1986-05-29 | 1987-12-03 | Koichi Hamada | 金属エンドレスベルトの６段圧延装置 |
| JPH0251682B2 (ja) * | 1986-05-29 | 1990-11-08 | Koichi Hamada | |
| JPH0251681B2 (ja) * | 1986-05-29 | 1990-11-08 | Koichi Hamada |
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