JPS60214660A - 可変長デ−タ受信解析回路 - Google Patents
可変長デ−タ受信解析回路Info
- Publication number
- JPS60214660A JPS60214660A JP59072132A JP7213284A JPS60214660A JP S60214660 A JPS60214660 A JP S60214660A JP 59072132 A JP59072132 A JP 59072132A JP 7213284 A JP7213284 A JP 7213284A JP S60214660 A JPS60214660 A JP S60214660A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- received
- output
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
- H04L13/18—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00 of receivers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は一定の規則に基く受信データの解析および受信
データ長の決定を容易にできるようにした可肇長データ
受信解析回路に関するものである。
データ長の決定を容易にできるようにした可肇長データ
受信解析回路に関するものである。
（従来技術）
従来、この種のデータ受信解析回路は、第１図のブロッ
ク図に示すように、データ受信回路１と、データ処理回
路２と、データバッファレジスタ３とから構成されてい
た。このデータ受信回路１けｌワードまたは固定ワード
長のデータを受信してバッファレジスタ３に格納し、デ
ータ処理回路２に受信通知信号４及び受信データ５を出
力するだけであり、データの内容の解析処理は全てデー
タ処理回路２において主にソフトウェア処理により実行
されていた。従って、受信データ５のワード数が可変で
ある場合には、その最少ワード数か、または１ワードを
受信する毎にデータ受信回路１からデータ処理回路２へ
受信通知を行う必要があり、特に多数の外部からの入力
データに対して並列処理を行う様々場合にねデータ処」
１！回路２の処理負荷が大きくなり、処理速度や機能が
制限されてしまう欠点があ−た。また、受信データが無
効つまり処理の必要がない場合でも、有効なデータを受
信した場合と同じく無駄々データ解析処理を行わなけれ
ばなら力いという次点もあった。
ク図に示すように、データ受信回路１と、データ処理回
路２と、データバッファレジスタ３とから構成されてい
た。このデータ受信回路１けｌワードまたは固定ワード
長のデータを受信してバッファレジスタ３に格納し、デ
ータ処理回路２に受信通知信号４及び受信データ５を出
力するだけであり、データの内容の解析処理は全てデー
タ処理回路２において主にソフトウェア処理により実行
されていた。従って、受信データ５のワード数が可変で
ある場合には、その最少ワード数か、または１ワードを
受信する毎にデータ受信回路１からデータ処理回路２へ
受信通知を行う必要があり、特に多数の外部からの入力
データに対して並列処理を行う様々場合にねデータ処」
１！回路２の処理負荷が大きくなり、処理速度や機能が
制限されてしまう欠点があ−た。また、受信データが無
効つまり処理の必要がない場合でも、有効なデータを受
信した場合と同じく無駄々データ解析処理を行わなけれ
ばなら力いという次点もあった。
（発明の目的）
本発明の目的は、これら欠点を除き、データ受信回路に
データ解析手段を付加してデータの有効性の判定及び、
データ長の決定を行うことにより、有意なデータが受信
された場合にのみ解析結果をデータ処理回路に通知し、
処理速度を速くし、機能の向上させた可変長データ受信
解析回路を提供することにある。
データ解析手段を付加してデータの有効性の判定及び、
データ長の決定を行うことにより、有意なデータが受信
された場合にのみ解析結果をデータ処理回路に通知し、
処理速度を速くし、機能の向上させた可変長データ受信
解析回路を提供することにある。
（発明の構成）
本発明の可変長データ受信解析回路は、ｌワードのデー
タを受信する受信回路と、この受信回路の出力とアドレ
ス保持の出力とをアドレスとして受信データに応じたデ
コード信号を出力するようにプログラムされたデータ解
析用メモリと、このデータ解析用メモリの出力の一部を
保持して次の１ワ一ド受信時に前記アドレス保持出力と
して前記データ解析用メモリに出力するアドレス保持回
路と、一連の受信データの解析結果を示す前記データ解
析用メモリの出力を受けてデータ処理回路に通知する解
析結果出力回路と、前記受信回路の出力から最大長のデ
ータを順次格納するデータバッフ了レジスタとを含み構
成される。
タを受信する受信回路と、この受信回路の出力とアドレ
ス保持の出力とをアドレスとして受信データに応じたデ
コード信号を出力するようにプログラムされたデータ解
析用メモリと、このデータ解析用メモリの出力の一部を
保持して次の１ワ一ド受信時に前記アドレス保持出力と
して前記データ解析用メモリに出力するアドレス保持回
路と、一連の受信データの解析結果を示す前記データ解
析用メモリの出力を受けてデータ処理回路に通知する解
析結果出力回路と、前記受信回路の出力から最大長のデ
ータを順次格納するデータバッフ了レジスタとを含み構
成される。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第２図は本発明の一実施例のブロック図を示す。
本実施例は、ｌワードのデータ受信回路１と、データ処
理回路２と、最大長のデータを格納するバッフ了レジス
タ３と、データ解析用メモリ６と、このデータ解析用メ
モリ６の出力ＤＯ，ＤＩを保持し次の１ワ一ド受信時に
解析用メモリ６のアドレス人力ＡＯ，Ａｌを与えるアド
レス保持回路７と、受信データの解析結果９をデータ処
理回路１０に出力する解析結果出力回路８とから構成さ
れるデータ受信回路】において受信したｌワードのデー
タは、バッファレジスタ３に出力されるとともに、解析
用メモリ６のアドレス入力Ａ２．Ａ３に与えられる。こ
のＷｒ析用メモリ６はアドレス人力ＡＯ−Ａ３に対応し
た受信データ解析結果を示すデコード出力Ｄ２ 、Ｄ３
を出力するようにプログラムされている。
理回路２と、最大長のデータを格納するバッフ了レジス
タ３と、データ解析用メモリ６と、このデータ解析用メ
モリ６の出力ＤＯ，ＤＩを保持し次の１ワ一ド受信時に
解析用メモリ６のアドレス人力ＡＯ，Ａｌを与えるアド
レス保持回路７と、受信データの解析結果９をデータ処
理回路１０に出力する解析結果出力回路８とから構成さ
れるデータ受信回路】において受信したｌワードのデー
タは、バッファレジスタ３に出力されるとともに、解析
用メモリ６のアドレス入力Ａ２．Ａ３に与えられる。こ
のＷｒ析用メモリ６はアドレス人力ＡＯ−Ａ３に対応し
た受信データ解析結果を示すデコード出力Ｄ２ 、Ｄ３
を出力するようにプログラムされている。
本実施例におけるアドレス入力ＡＯ−Ａ３とデコード出
力ＤＯ〜Ｄ３との関係は、第１表に示される。 第１表 タイミングＡ３ Ａ２ ＡＩ ＡＯＤ３ Ｄ２ ＤＩ
Ｄ。
力ＤＯ〜Ｄ３との関係は、第１表に示される。 第１表 タイミングＡ３ Ａ２ ＡＩ ＡＯＤ３ Ｄ２ ＤＩ
Ｄ。
１ ００００ ００００
２０−１００００１１
３ １０００ ０００１
４ １１００ ００００
５ ０００１ ００１０
６ ０１０１ ００１０
７１００１００１０
８１１０１００１０
９ ００１０ ０１００
１００１１００１００
１１１０１００１００
１２１１１００１００
１３００１１０１００
１４０１１１１１００
１５１０１１０１００
本実施例では、受信データはバイナリデータ２ビツトで
１ワードを構成している。受信データの第１ワードけ０
１か１０の２通りのみが有効、第２ワードと第３ワード
はＯＯ、０１、１０、１１のいずれも有効である。第１
ワードが０１の場合はデータ長が２ワード、第１ワード
が１０の場合はデータ長が３ワードに規定されている。
１ワードを構成している。受信データの第１ワードけ０
１か１０の２通りのみが有効、第２ワードと第３ワード
はＯＯ、０１、１０、１１のいずれも有効である。第１
ワードが０１の場合はデータ長が２ワード、第１ワード
が１０の場合はデータ長が３ワードに規定されている。
’Ｄ２けＩｌｌで有効データを受信したことを表し、１
）３は、第１ワードが０１，１ｐＪ２ワードも０１の場
合にのみ「１」が出力される。このＤ２ 、Ｄ３の出力
に基き、解析結果出力回路８からデータ処理回路１０へ
有効データの受信及び特定データの受信通知が出力され
る。
）３は、第１ワードが０１，１ｐＪ２ワードも０１の場
合にのみ「１」が出力される。このＤ２ 、Ｄ３の出力
に基き、解析結果出力回路８からデータ処理回路１０へ
有効データの受信及び特定データの受信通知が出力され
る。
以上のように、データ長の可変な受信データに対し、有
効なデータのみを抽出してデータ処狸部を起動すること
が可能となる。
効なデータのみを抽出してデータ処狸部を起動すること
が可能となる。
（発明の効果）
本発明は、以上説明したＪ：うに、データ受信回路にデ
ータ解析手段を付加するように構成することにより、特
定の規則に基いて有効カデータのみ ６− を抽出することが可能であり、データ処理回路における
無駄々データ解析処理が不要になり、かつ可変長の受信
データに対してソフトウェアによる処理がなくともデー
タ長の判定挨可能である。また、データ受信終了時にす
でにデータの内容の解析の一部または全てを完了するこ
とも可能である。
ータ解析手段を付加するように構成することにより、特
定の規則に基いて有効カデータのみ ６− を抽出することが可能であり、データ処理回路における
無駄々データ解析処理が不要になり、かつ可変長の受信
データに対してソフトウェアによる処理がなくともデー
タ長の判定挨可能である。また、データ受信終了時にす
でにデータの内容の解析の一部または全てを完了するこ
とも可能である。
その結果、回路の処理速度を早くし、処理機能を向−ヒ
させる幼芽がある。
させる幼芽がある。
第１図は従来の可変長データ受信処理回路のブロック図
、第２図は本発明の一実施例のブロック図である。図に
おいて １・・・・・・１ワードのデータ受信回路、２．ｌＯ・
・・データ処理回路、３・・・・・・データバッファレ
ジスタ、４・・・・・・受信通知信号、５・・・・・・
受信データ、６・・・・・・データ解析用メモリ、７・
・・・・・アドレス保持回路、８・・・・・・解析結果
出力回路、ＡＯ、Ａｌ 、Ａ２ 、Ａ３・・・・・・デ
ータ仰（折用メモリのアドレス入力、Ｄｏ、ＤＩ、Ｄ２
．Ｄ３データ解析用メモリのデコード出力
、第２図は本発明の一実施例のブロック図である。図に
おいて １・・・・・・１ワードのデータ受信回路、２．ｌＯ・
・・データ処理回路、３・・・・・・データバッファレ
ジスタ、４・・・・・・受信通知信号、５・・・・・・
受信データ、６・・・・・・データ解析用メモリ、７・
・・・・・アドレス保持回路、８・・・・・・解析結果
出力回路、ＡＯ、Ａｌ 、Ａ２ 、Ａ３・・・・・・デ
ータ仰（折用メモリのアドレス入力、Ｄｏ、ＤＩ、Ｄ２
．Ｄ３データ解析用メモリのデコード出力
Claims (1)
- １ワードのデータを受信する受信回路と、この受信回路
の出力とアドレス保持出力とをアドレス入力として受信
データに応じノζデコード信号を出力するようにプログ
ラムされたデータ解析用メモリと、このデータ解析用メ
モリの出力の一部を保持して次の１ワ一ド受信時にＡｔ
ｒ ｉｔニアドレス保持出力として前記データ解析用メ
モリｙｃ出力するアドレス保持回路と、一連の受信デー
タの勉析結味を示す前記データｊｌＪＩＦ析用メモリの
出力を受け１テ一タ処理回銘Ｖ（４通知するか析結果出
力回路と、前記受信回路の出力から如′太長のデータを
順次格納し前記データ処理回路に転送するデータバッフ
ァレジスタとを含む可変長データ受信解析回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072132A JPS60214660A (ja) | 1984-04-11 | 1984-04-11 | 可変長デ−タ受信解析回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59072132A JPS60214660A (ja) | 1984-04-11 | 1984-04-11 | 可変長デ−タ受信解析回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214660A true JPS60214660A (ja) | 1985-10-26 |
Family
ID=13480459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59072132A Pending JPS60214660A (ja) | 1984-04-11 | 1984-04-11 | 可変長デ−タ受信解析回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115942A (ja) * | 1985-11-14 | 1987-05-27 | Yokogawa Hewlett Packard Ltd | わい小パケツト・フイルタ |
-
1984
- 1984-04-11 JP JP59072132A patent/JPS60214660A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115942A (ja) * | 1985-11-14 | 1987-05-27 | Yokogawa Hewlett Packard Ltd | わい小パケツト・フイルタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6675235B1 (en) | Method for an execution unit interface protocol and apparatus therefor | |
| JPH02226579A (ja) | Ｆｉｆｏ・メモリ装置 | |
| WO1997031309A1 (en) | A computer system configured to translate a computer program into a second computer program prior to executing the computer program | |
| JPS60214660A (ja) | 可変長デ−タ受信解析回路 | |
| US4723258A (en) | Counter circuit | |
| US7389368B1 (en) | Inter-DSP signaling in a multiple DSP environment | |
| US6715058B1 (en) | Apparatus and method for a sorting mode in a direct memory access controller of a digital signal processor | |
| JPH0831033B2 (ja) | データ処理装置 | |
| JP3210356B2 (ja) | データのゼロ判定装置 | |
| JP3063433B2 (ja) | マイクロプロセッサ | |
| JPH08212130A (ja) | ビットフィールド周辺装置 | |
| JPH021650A (ja) | データ伝送方式 | |
| SU734661A1 (ru) | Адаптер канал-канал | |
| SU1075248A1 (ru) | Устройство дл ввода информации | |
| SU1278863A1 (ru) | Устройство дл сопр жени абонентов с ЦВМ | |
| KR950010828B1 (ko) | 프로그램이 가능한 타이머에서의 프로그래밍 지원방법 | |
| SU561966A1 (ru) | Вычислительна система дл обработки чисел и многомерных векторов | |
| KR920007488B1 (ko) | 범용신호 송수신 회로팩의 r2/mfc/dtmf/cct 겸용 신호 수신회로 | |
| JPS61196473A (ja) | Ｐｃｍ方式信号再生装置 | |
| JPH02306725A (ja) | コード変換方法及びその装置 | |
| JPH02294777A (ja) | ディジタル信号処理プロセッサ | |
| JPH0540622A (ja) | デジタル信号処理装置 | |
| JPH05334074A (ja) | マイクロプロセッサ | |
| JPS61141040A (ja) | 論理回路 | |
| JPH03233724A (ja) | 繰り返し処理の制御方式 |