JPS61141040A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は論理装置に係り、＊に多数の処理要求を沈みこ
みなく均等Ｋ、かつ高速に処理する系に好適な論理回路
に関するものである。

〔発明の背景〕

従来、複数の装置からの処理要求を直列的に処理する方
法として例えば特開昭５８−１１４２４８号公報に記載
のように、処理要求があがるのをサーチしながら監視し
ている命令あるいはルーチンを用意し以下のように行な
っていた。

（１）ある装置から処理要求があれば処理要求登録レジ
スタの該当ビットＩ／ｃ１をたてる。

（２）プロセッサは登録レジスタをビット単位でサーチ
し、１１′となっているとリドなさかす＠（５）１にな
っているビットがあれば、該当する装置の処理要求の処
理な行なう。

（４）処理が終わった時点でプロセッサは（２）で１を
検出したビット位置の次から再び登録レジスタのサーチ
を始める。

（５）サーチが登録レジスタの最下位ビーｙ）まで済め
ば再び最上位ビー）からサーチを始める。

上記の方法には （１）特定の処理要求が長時間処理されないといういわ
ゆる「沈み込み」が発生しない。

（２）すべての処理要求が原理的に均等なサービスを受
けられる。

という利点がある。

一方この手法を実現する上で従来は以下のような手順に
よりていた。

（１）サーチ用ポインタを設定する０ （２）登録レジスタ上のサーチ用ポインタで示されたビ
ットをテストする。

（５）　（２）でテストしたビットが１１′ならばサー
チ用ポインタの値をエンコードし、装置アドレスとする
・ （２）でテストしたビットが０′ならばサーチ用ポイン
タを＋１してｅ）に戻る。

この際、ポインタが登録レジスタのビット数を越えたら
ポインタを登録レジスタの先頭ビットにセットし、（２
）に戻る。

（１）から（４）までの手順はソフトウェア、／−％−
ドウエア、どちらでも実現可能であるが、いずれにして
も、登録レジスタすべてのサーチが終了するのく、上記
手順を装置の数だけ繰り返さなければならないため、特
に装置の数が多い場合、各装置が処理要求な出してから
処理が実行されるまでの時間が長くなるという欠点があ
った。

〔発明の目的〕

本発明の目的は上記欠点を除去することにあり、上記の
サーチ機能を高速に実現する手段を提供するととくある
。

〔発明の概要〕

本発明は、処理の終了した装置に対応してエンコードし
た番号を格納するレジスタを有し、前記レジスタの内容
をデコードしてその装置番号以上のビットに対してマス
クをかける回路と入力のうち最大番号のピッ）Ｋついて
エンコード機能を持つプライオリティエンコーダとを組
み合わせること忙より、上記のサーチ機能をノ１−ドウ
エア上で実現し、高速な処理を可能忙するという利点な
有するものである。

〔発明の実施例〕

以下本発明の一実施例を第１図を用いて説明する。本実
施例では処理対象はＣＤ、ＤＫなとのＩ１０デバイスと
する。第１図でＬ　Ｄ　Ａ　Ｒ（ＬｅＬＪＰｉＤｅｖｉ
ｃｅ　Ａｄｄｒｅｓｓ　Ｒｒｇｉｚｔｃデ）１は前回処
理を行ったデバイス・アトシスを格納し【おくレジスタ
であり、このＬＤＡＲＫは現在処理中のデバイス・アド
レスレジスタＣＤ　Ａ　Ｒ（Ｃｕｒｒａｎｔ　Ｄａｖｉ
ｅ４Ｉｖ１．ｄｒａｚｚ　ｋＬｇｉｓｔｃｒ　）がセッ
トされるタイミングで０ＤＡ）ｌの内容がそのままセッ
トｓれる。

ＬＤＡＨの出力はデコーダによりデコードされ次段のプ
ライオリティマスク回路に加えられる。またＬＤＡＦ−
のゲビットは、最小番号のデバイスの処理が終了したか
、又は処理要求をすべて処理した場合に１′にセットさ
れ、プライオリティマスクはすべてのデバイスに対して
開かれる。処理要求登録レジスタはデバイス１〜８から
各々出される処理要求を登録するためのものである。

プライオリテノマスクは前回処理を行なったデバイスと
等しいかもしくはより大きな番号をもつデバイスからの
処理要求に対しマスクをかける機能を有する。例えばＬ
ＤＡＲの内容が５の場合ＤＥＣの出力５か１の為０ＦＬ
４の出力が１゛となり、同時にＬＤＡＲの２が１゛であ
るのでＯＲＯ〜５め出゛力が１′となる。この時ＬＤＡ
Ｒの２ｓ、及びＤＥＣ出力の６．７はゝυ′の為、ＯＲ
５〜７の出力は０′となる。以上からＡＮＤ。

〜４は開き、ＡＮＤ５〜７は閉じられる。すなわち前回
処理されたデバイス５以上の処理要求にはマ□スクがか
かる。

プライオリティエンコーダは複数の入力のうち最大の番
号を持つ入力をエンコードしたものを出力するものであ
る。　　゛ ＣＤＡＲは現在処理すべきデバイスのアドレスを格納し
であるものであり、このレジスタの内容に従りて処理装
置は処理すべきデバイスな知る。

通常ＣＤＡＲはデバイス番号を求めるという事以外にメ
モリやレジスタの空間を間接アドレスする事忙用いられ
る。

以上の機能を持つ各ブロックにより本実施例の動作は以
下のようになる。尚前回処理したデバイスアドレスは５
であったとする。

（１１処理要求を発生したデバイスは処理要求登録レジ
スタの対応する位置のビットを１′にする【例えば今、
デバイス２と４と６が処理要求を発生したとすると、登
録レジスタのビット２と４と６が１′となる。

（２）プライオリティマスク機能により、前回処理した
デバイス（ＬＤＡＲ，中に格納されている）より低い番
号この場合２と４の処理要求のみを次段のプライオリテ
ィエンコーダ忙伝える。

（５）プライオリティエンコーダ機能により、プライオ
リティマスクを通過した処理要求の中で、最大番号この
場合４の処理要求を出したデバイス番号すなわち４をエ
ンコードしＣＤＡＲ中に格納する。ＯＤＡ凡の内容は処
理装置が読み、該当デバイスの処理を行なう。ＯＤＡ凡
の内容はＬＤＡＲにも送られ次回の処理に用いられる。

（４）前回処理したデバイスが最小番号のものであった
場合、又は処理すべき処理要求がすべて処理された場合
、ＬＤＡＲの２Ｂビツトが１１′となりプライオリティ
マスクはすべてのデバイスに対して開かれる。この時点
で最大番号のデバイスから処理が行なわれ、以下位）に
戻り処理を続けることＫより登録レジスタのサーチ機能
と同等の機能が実現される。

第１図に示すように％ＣＬＫ１でＬＤＡ几の内容が定ま
ってから、ＯＤＡ凡の入力が定まるまでの時間は、ＬＤ
ＡＲの出力デコーダ、プライオリティマスク回路、プラ
イオリティエンコーダ回路、の各ゲート遅延時間の和で
あり、通常１μｓｅｃ以下である。またこの値はデバイ
スの数とは直接は無関係であり、デバイスの数の多い場
合にも高速な処理要求受付が可能である。　゛。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図である。 ２・・・デコーダ、５・・・プライオリティマスク、４
・・・処理要求登録レジスタ、５・・・プライオリティ
エンコーダ。

Claims (1)

【特許請求の範囲】
1. １、複数の装置からの処理要求を装置毎に登録するレジ
   スタと、前記レジスタ出力のうち最上位のビットをエン
   コードするプライオリティエンコード回路とからなる論
   理装置に、前記レジスタ出力のうち特定のビットより上
   位のビットをマスクするレジスタ出力マスク回路を追加
   した論理装置において、処理の終了した処理要求に対応
   する前記レジスタ出力及びそれより上位のビットを、前
   記レジスタ出力マスク回路によりマスクし、その出力を
   前記プライオリティエンコーダに加えることにより、前
   記登録レジスタ上で、処理の終了した処理要求より下位
   にある処理要求のうち最上位の処理要求に対応するビッ
   トをエンコードしたコードを次回の処理対象として出力
   するという機能をハードウェアで高速に実現することを
   特徴とする論理回路。