KR100394136B1 - 메모리 시스템의 리던던트 방식 어드레스 디코더 - Google Patents

메모리 시스템의 리던던트 방식 어드레스 디코더 Download PDF

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Abstract

본 발명은 리던던트 방식 어드레스 데이터에 기초하여 데이터를 검색하는 메모리 시스템(200)을 제공한다. 메모리 시스템(200)은 리던던트 방식 어드레스 신호에 응답하여 메모리 라인(222)중의 하나를 이네이블하는 어드레스 디코더(230) 및 복수의 메모리 라인(222)을 갖는 메모리(220)를 포함한다. 리던던트 방식 디코더(230)는 메모리 어드레스의 각각의 비트 위치에 대하여 상이한 쌍의 디코딩된 어드레스 라인으로 리던던트 방식 데이터를 디코딩한다. 상이한 두 쌍중 하나는 올바른 어드레스 데이터를 전송한다. 사용될 하나의 어드레스 라인은 메모리 라인 자체의 어드레스를 사용하여 메모리 라인 베이시스에 의해 메모리 라인 상에서 결정된다. 리던던트 방식 어드레스 디코더(230)는 요구되지 않는 완료 가산을 피하여서, 매우 신속하게 메모리에 액세스할 수 있다.

Description

메모리 시스템의 리던던트 방식 어드레스 디코더{REDUNDANT FORM ADDRESS DECODER FOR MEMORY SYSTEM}
마이크로프로세서 및 다른 집적회로는 데이터를 메모리 시스템에 기억한다. 메모리 시스템은 프로그램 명령어와 같은 디지털 데이터 또는 유용한 데이터를 기억한다. 도 1에 도시된 바와 같이, 전형적인 메모리 시스템(100)은 어드레스 디코더(110), 메모리(120) 및 선택적으로 선택 스위치(130)를 포함한다. 메모리(120)는 "메모리 라인"으로 일컬어지는 로(row)로 이루어진다. 각각의 메모리 라인은 고유 어드레스를 프로세스한다. 어드레스가 어드레스 디코더(110)에 적용될 때, 어드레스 디코더(110)는 연관 메모리 라인에 기억된 데이터가 메모리 시스템(100)으로부터 출력되게 한다.
특정 애플리케이션에 있어서, 메모리 라인의 부분만을 검색하는 것이 바람직할 수 있다. 예를 들면, 프로세서는 데이터를 메모리(120)내의 한번에 하나의 메모리 라인에 로딩시킬 수 있지만, 로딩된 데이터를 더 작은 증가분으로 사용할 수 있다. 이러한 방식의 애플리케이션에 있어서, 선택스위치(130)는 메모리 라인중의 선택된 부분이 메모리 시스템(100)으로부터 출력될 수 있게 한다. 공통 버스에의 출력은 선택 스위치에 적용된다. 따라서, 이네이블 메모리 라인으로부터의 데이터가 선택 스위치(130)에 제공된다. 선택 스위치(130)는 메모리 시스템(100)으로부터 제공될 메모리 라인을 개별적으로 선택한다.
데이터중의 소망부분을 신호 형태로 참조하기 위해, 어드레스 디코더(110)는 전형적으로 메모리 라인의 일부분 뿐만 아니라 요구된 메모리 라인을 식별하는 어드레스 신호를 수신한다. 메모리 라인은 어드레스의 제 1 부분(Addrs-Addrn)으로 식별되고, 메모리 라인의 부분은 어드레스의 제 2 부분(Addr0-Addrs-1)으로 식별된다.
어드레스 디코더(110)는 도 2에 더욱 상세히 도시되어 있다. 어드레스 디코더(110)는 메모리(120)내의 메모리 라인마다 하나씩 있는 복수의 AND 게이트로 구성된다. 게이트(112)와 같은 각각의 AND 게이트는 어드레스(Addrs-Addrn)의 제 1 부분중의 각각의 비트 위치에 대한 입력 신호를 수신한다. 또한 각각의 비트 위치(i)에 대해, 어드레스 신호(Addn)는 (Addn#)으로 인버트되어, 어드레스 비트의 참값 또는 보수가 AND 게이트에 적용된다. 임의의 AND 게이트에 대하여, 적합한 어드레스 신호가 적용될 때 게이트는 하나인 Addn 또는 Addn# 중의 한개에 연결된다.
예를 들면, 어드레스"0000"가 어드레스 디코더에 적용될 때, AND게이트(112)는 자체 메모리 라인을 인네이블해야 한다. "0000"에 응답하여, 모든 i에 대하여 Addn=0이 된다. 그러나, 모든 i에 대하여 Addn#=1이 된다. 따라서 AND게이트(112)는 Addr0#, Addr1#, Addr2# 등으로부터 입력신호를 수신한다. 유사하게, 어드레스 "0001"이 어드레스 디코더에 적용될 때, AND게이트(114)가 메모리 라인을 인네이블해야 한다. 따라서, Addn# 이 모든 i≠0에 대하여 AND게이트(114)에 적용된다. "0001"에 대하여, Addr0=1이고, Addr0#대신에 AND게이트(114)에 적용된다. 각각의 AND게이트는 AND게이트가 응답하여야 할 어드레스에 따라서 어드레스 라인에 연결된다.
메모리 시스템의 목표는 가능한한 빨리 요구된 데이터를 검색하는 것이다. 어드레스가 포스트되는 시간과 요구된 데이터가 사용될 수 있는 시간사이에 지연이 발생하는 것은 바람직하지 않다. 그러나, 항상, 어드레스 데이터는 하나 이상의 산술연산을 해야만 포스트될 수 있다. 어드레스가 어드레스 디코더(110)에 적용되기 전에 산술 연산이 수행되어야 한다. 전형적인 산술 연산은 느려서, 이로 인해 바람직하지 않은 지연이 데이터 검색 동작에 부과된다.
전형적인 가산기가 도 3에 도시되어 있다. 여기서, 4비트 입력 X 및 Y가 함께 가산되어 4비트 합(S) 및 단일 비트 캐리(Cout)를 얻는다. 가산기는 가산기의 모든 비트 위치 사이에 전파하는 내장형 캐리 체인을 포함한다. 제 1 비트 위치로부터의 캐리는 제 2 비트 위치(S2)에서 합의 값에 영향을 줄 수 있다. 제 2 비트 위치로부터의 캐리는 제 3 비트 위치(S3)에서 합의 값에 영향을 줄 수 있다. 캐리 체인은 가장 중요한 비트를 통하여 계속된다. 캐리가 합 결과의 값에 영향을 주기 때문에, 캐리체인이 가산기의 전체 길이를 통과할 때까지 참 결과가 가산기로부터 출력될 수 있다.
수개의 산술 연산이 순차적으로 수행될 때, 캐리 체인이 각각의 연산에 대하여 완료되어야 한다. 어드레스 데이터상의 순차적인 산술 연산은 매우 느린 메모리 연산을 초래한다.
따라서, 데이터가 산술연산의 수행을 받을 때, 요구된 데이터의 신속한 검색을 제공하는 메모리 시스템이 종래기술에 필요하다.
"리던던트 방식(redundant form)" 어드레스는 종래의 어드레스보다 더 빠르다고 공지되어 있다. 삼입력 리던던트 방식 가산기의 실시예가 도 4에 도시되어 있다. 여기서, 가산기는으로 표기한 입력(X,Y,Z)으로부터의 다중 비트 합을 생성한다. (와 같은) 결과로 나온 합에서 각각의 "비트 위치"는 실제로 두 비트로 나타내어진다. 리던던트 방식 가산기는 전형적인 가산기에서 발견되는 내장형 캐리 체인을 갖고 있지 않다. 따라서, 리던던트 방식 산술 연산은 전형적인 산술연산에 비하여 매우 빠르다. 전형적인, 비-리던던트 결과를 얻기 위하여, 각각의 비트 위치에서 두개의 비트가 전형적인 가산기에 의해 함께 가산되어야 한다. 예를 들면, 리던던트 방식 가산기에 의해 출력된 각각의 합 위치()의 두개의 비트는 비-리던던트 결과를 얻기 위해 도 3의 전형적인 가산기에 입력될 수 있다.
전형적인 메모리는 리던던트 방식으로 입력되는 어드레스 데이터상에서 동작할 수 없다. 공지된 메모리는 리던던트 방식으로 어드레스 데이터상에서 어드레스 디코딩을 수행할 수 없다.
본 발명은 메모리의 어드레스 디코더에 관한 것이다.
도 1은 종래의 메모리 시스템의 블록도,
도 2는 메모리 시스템에 대한 종래의 어드레스 디코더의 블록도,
도 3은 종래의 가산기 회로의 블록도,
도 4는 종래의 리던던트 방식 가산기 회로의 블록도,
도 5는 본 발명의 제 1 실시예에 따라 구성된 메모리 시스템의 블록도,
도 6은 본 발명의 실시예에 따라 구성된 단일 스테이지 리던던트 방식 디코더 회로의 블록도,
도 7은 본 발명의 실시예에 따라 구성된 단일 스테이지 리던던트 방식 디코더 회로의 블록도,
도 8은 본 발명의 실시예에 따라 리던던트 방식 어드레스 디코더의 메모리 드라이버의 블록도,
도 9는 본 발명의 제 2 실시예에 따라 구성된 메모리 시스템의 블록도,
도 10은 본 발명의 제 2 실시예에 따라 구성된 메모리 드라이버의 블록도,
도 11은 본 발명의 제 3 실시예에 따라 구성된 메모리 시스템의 블록도,
도 12는 볼 발명의 실시예에 따라 구성된 단일 스테이지 리던던트 방식 디코더 회로의 블록도,
도 13은 2개의 비-리던던트 값의 가산이, 가산방법을 사용하지 않고 리던던트 방식의 결과를 어떻게 얻는지를 설명하는 블록도.
발명의 개요
본 발명의 실시예는 리던던트 방식 어드레스 데이터에 기초하여 데이터를 검색하는 메모리 시스템을 제공한다. 메모리 시스템은 리던던트 방식 어드레스 신호에 응답하여 메모리 라인중의 한개를 이네이블하는 어드레스 디코더, 및 복수의 메모리 라인을 갖는 메모리를 포함한다.
본 발명의 실시예는 리던던트 방식으로 어드레스 정보 입력 신호에 기초하여 데이터를 검색하는 메모리 시스템을 제공한다. 어드레스 데이터 신호에 산술 연산이 수행될 때, 메모리 시스템으로부터의 데이터 검색은 전형적인 시스템으로 부터의 데이터 검색보다 더 빨리 행해진다.
도 5는 본 발명의 제 1 실시예에 따라 구성된 메모리 시스템(200)이다. 메모리 시스템(200)은 어드레스 디코더(210) 및 메모리(220)를 포함한다. 어드레스 디코더(210)는 즉, "비트 위치"()당 두개의 비트인 리던던트 방식으로 어드레스 데이터 신호를 검색한다. 리던던트 방식 어드레스 데이터 신호에 기초하여, 어드레스 디코더(210)는 메모리(220)내에 있는 선택된 메모리 라인(222)을 액세스한다. 메모리(220)는 선택된 메모리 라인(222)으로부터의 데이터 신호를 출력한다.
어드레스 디코더(210)는 본 실시예에서 2 스테이지 디코더가 될 수 있다. 본 실시예에서, 제 1 스테이지(230)는 리던던트 방식 어드레스 데이터 신호가 어드레스 신호 라인으로 디코딩되는 리던던트 방식 디코더를 포함한다. 모든 비트 위치(i;i≠0)에 대하여, 리던던트 방식 디코더(230)는 Zia, Zib, Zic, Zid로 표기한 4개의 어드레스 신호를 다른 쌍( Zia=Zib#, Zic=Zid#)으로 생성한다. 리던던트 방식 디코더(230)는 복수의 리던던트 방식 디코딩(도 5에서 도시생략)에 의해 구현된다. 제 2 스테이지는 어드레스 디코더(210)가 어드레스 라인상의 데이터 신호에 기초하여 메모리 이네이블 신호를 생성하는 메모리 드라이버(240)를 포함한다.
도 6은 본 발명의 실시예에 따라 구성된 비트 위치(;i≠0)에 대한 리던던트 방식 디코더 회로(300)를 설명한다. 기호 표시목적을 위하여,의 두개의 비트를 각각 Ai및 Bi로 표기한다. 디코더 회로(300)는(Ai,Bi) 및(Ai-1,Bi-1)의 값에 기초하여 어드레스 신호(Zia,Zib,Zic,Zid)를 생성한다. 신호(Ai,Bi,Ai-1,Bi-1)는 각각 디코더(300)의 입력 포트(302,304,306,308)상에 입력된다. 어드레스 신호(Zia,Zib,Zic, Zid)는 각각 디코더(300)의 출력 포트(310,312,314,316)상으로부터 출력된다.
Ai및 Bi는 제 1 XOR 게이트(320)로의 입력신호이다. XOR 게이트(320)는 출력신호를 라인(322)상에 생성한다. 라인(322)은 한 쌍의 XOR 게이트(324 및 326)의 입력이다. XOR 게이트(324)는 제 1 쌍의 상이한 어드레스 신호(Zia및 Zib)를 생성한다. XOR 게이트(326)는 제 2 쌍의 상이한 어드레스 신호(Zic및 Zid)를 생성한다.
Ai-1 및 Bi-1는 AND 게이트(328) 및 OR 게이트(334)에 입력된다. AND 게이트(328)는 XOR 게이트(324)에 입력되는, 라인(332)상의 출력 신호를 생성한다. OR 게이트(334)는 XOR 게이트(326)에 입력되는, 라인(338)상의 출력신호를 생성한다.
리던던트 방식 디코더 회로(300)는 전형적인 가산기를 상당히 많이 닮았다. 라인(322)은 Ai에 Bi를 가산함으로써 얻어지는 비-리던던트 합을 나타낸다. 라인 (332,338)은 다음과 같은 적합한 상황하에서 위치(i-1)로부터의 캐리를 나타낸다.
· (후술하는 바와 같이)Si-1=1일 때, 라인(332)상의 신호는 위치(i-1)로부터의 캐리를 나타낸다.
· (후술하는 바와 같이)Si-1=0일 때, 라인(338)상의 신호는 위치(i-1)로부터의 캐리를 나타낸다.
따라서, Zia또는 Zic는 비-리던던트 합 비트 Si를 나타낸다. Si의 올바른 값을 전송하는 하나의 어드레스 라인의 식별은 추가정보에 기초하여 결정된다.
그러나, 전형적인 가산기는 가산의 모든 비트 위치를 통하여 전파하는 내장형 캐리 체인을 채택한다. 본 실시예에서 리던던트 방식 디코더 회로(300)는 위치(i-2)로부터의 어떤 캐리도 포함하지 않는다.
리던던트 방식 디코더 회로(300)는 다중 비트 디코더의 단지 하나의 스테이지가 될 수 있다. 도 6에 도시된 게이트는 완성된 다중 비트 디코더를 형성하기 위해 다른 스테이지와 공유될 수 있다. 예를 들면, 추가 게이트(340 및 342(점선으로 도시))는 입력 신호(Ai및 Bi)를 i+1 위치 디코더에 커플링하도록 제공되는 게이트를 설명한다. i+1 번째 위치 디코더에 있는 게이트(340,342)는 i번째 위치 디코더에 있는 게이트(328,334)에 대응한다. 게이트(330(또한 점선으로 도시))는 i-1 위치 디코더에 사용될 수 있다.
도 7은 본 발명의 실시예에 따라 구성된 리던던트 방식 디코더 회로(400)를 설명한다. 디코더 회로(400)는 리던던트 방식 비트와 함께 사용하기에 적합하다. 다시, 기호 표시목적을 위하여,의 두개의 비트는 각각 A0및 B0로 표시된다. 이들은 입력 단자(402,404)에서 디코더 회로(400)에 입력된다. 디코더 회로(400)는 출력 단자(406,408)상에 단일의 상이한 쌍의 어드레스 라인(Z0a,Z0b)을 이루고 있다.
A0및 B0는 XOR 게이트(410)에 입력된다. XOR 게이트(410)는 출력신호를 라인(412)상에 생성한다. 만약 비트 위치 0이 제공되면, Cin에서 캐리는 입력 터미널 (416)에 입력된다. 제 2 XOR게이트(414)는 라인(412) 및 터미널(416)로부터 입력 신호를 수신한다. 제 2 XOR 게이트(414)는 Z0a및 Z0b을 출력 터미널(406,408)에 생성한다. Cin에서 캐리가 제공되지 않으면, 제 2 XOR 게이트(414)는 생략될 수 있다. Z0a및 Z0b는 제 1 XOR(410)로부터 바로 생성될 수 있다.
도 8은 본 발명의 실시예에 따라 구성된 어드레스 디코더(210;도 5)의 메모리 드라이버(240)의 회로 다이어그램을 설명한다. 메모리 드라이버(240)는 복수의 AND 게이트(242-246)에 의해 구현된다. (게이트(242)와 같은) 각각의 AND 게이트는 메모리(220;도 4)에 있는 메모리 라인중의 하나와 연결되어 제공된다. 각각의 AND게이트 (242)는 입력부로서 리던던트 방식 디코더(230)로부터 어드레스 라인(Zia-Zid(i = 1 내지 n))중의 하나를 수신한다. 각각의 AND 게이트(242)는 또한 비트 위치(i=0)의 어드레스라인 쌍(Z0a-Z0b)중의 하나를 수신한다. 리던던트 방식 입력 어드레스 신호에 응답하여, 메모리 라인(222;도 5)중의 하나가 이네이블 될 수 있다.
도 6의 리던던트 방식 디코더(300)에 대하여 상기된 바와 같이, 어드레스 라인(Zia-Zic)중의 하나가 비-리던던트 Si의 올바른 신호값을 전송한다. 올바른 신호값은 (때로는 "종료 가산(completion add)"으로 불리우는) 전형적인 종래의 가산기에의 내장형 캐리 체인으로부터 결정될 수 있다. 그러나, 내장형 캐리 체인을 생략함으로써 향상된 성능이 얻어질 수 있다.
본 실시예에 있어서, 각각의 AND 게이트(242-246)는 고유 어드레스(R)를 갖는 메모리 라인(222;도 5)에 매핑한다. 어드레스는, Zia또는 Zic중 어느 어드레스 라인이 비-리던던트 Si의 올바른 값을 전송하는지를 식별하기 위해 정보의 추가적인 피스로써 사용된다. 특별하게, 비트 위치(i-1(Ri-1))에서의 고유 어드레스(R)의 비-리던던트 값은 비-리던던트 합 Si-1(Ri-1=Si-1)의 값이 되도록 취해진다. 이러한 가정은, 이것이 만약 참이 아니라면, 구동 AND 게이트(즉, 253)로의 일부 다른 입력 신호가 어드레스 디코딩 프로세스 동안에 제로이기 때문에 입증된다. AND 게이트(253)는 이러한 상황에서 연관된 메모리 라인을 구동시킬 수 없다. 즉, 종료 가산이, 어드레스 비트Ri-1과 일치하는 Si-1을 생성했을 때 AND게이트(253)가 기능을 한다. 입력 신호 값(Ai,Bi,Ai-1,Bi-1)이 알려지고 비-리던던트 합 Si-1이 Ri-1이 되도록 "알려질" 때 비-리던던트 값(Si)이 계산될 수 있다.
아래 표 1은 Ai,Bi,Ai-1,Bi-1,Si-1의 모든 가능한 순열에 대하여 리던던트 방식 디코딩 회로(300)로부터 출력된 Si의 값 및 Zia-Zid의 값을 설명한다. 표는 먼저 Si-1로 분류된 후 Si로 분류된다. 표에서 설명된 바와 같이, Si-1이 0일 때, Zic=Si이다. Si-1이 1일 때, Zia=Si이다.
물론, AND 게이트(253)는 1이 되는 입력신호를 수신했을 때만 응답한다. 그러나, 때로는 (Ri=0일 때) Si의 올바른 값이 0이 된다. 만약 Si가 AND 게이트(253)에 입력되었더라면, 비록 Si의 선택된 값이 올바른 값이더라도 어떠한 기능을 하지 않는다. 따라서, Si=0이지만, Si의 올바른 값이 선택된다면, Si는 인버트되어 AND 게이트(253)에 입력된다. Zib=Zia#, Zid=Zic#이기 때문에, 이들은 Si=0일 때 입력신호로서 사용된다.
따라서, 각각의 비트 위치(i(i≠0))에 대하여, AND 게이트는 어드레스 비트 (Ri,Ri-1)의 비-리던던트 값에 기초하여 4개의 어드레스 라인(Zia-Zid)중의 하나에 연결된다. 표 2는 접속이 어떻게 만들어지는지를 설명한다.
도 8에서, AND 게이트(252-255)는 i=1일때, 본 원리에 따라서 만들어진 연결을 도시한다.
도 5에 관하여 설명된 바와 같이, 비트 위치(i=0)는 메모리 라인(222)을 주소지정하는데 사용된다. O로 종단하는(R0=0) 어드레스(R)에 관련된 각각의 AND 게이트에 대하여, 본 실시예에서, AND 게이트는 라인(Z0b)으로부터의 입력 신호를 수신한다. 1로 종단하는(R0=1) 어드레스(R)에 관련된 각각의 AND 게이트에 대하여, 본 실시예에서, AND 게이트는 라인(Z0n)으로부터의 입력신호를 수신한다.
리던던트 방식 입력 데이터 신호의 덜 중요한 비트가 메모리 라인(222)의 어드레스에 사용될 때, 본 발명이 완료 가산 없이 사용될 수 있다. 그러나, 리던던트 방식 데이터의 덜 중요한 비트가 메모리 라인의 어드레스의 덜 중요한 비트와 일치하지 않을 때 완료가산이 채택될 수 있다. 예를 들면, 리던던트 방식 입력 데이터가 메모리 라인의중에서 비트어드레스로부터만 확장하면(extend) 리던던트 방식 비트에서, 완료 가산이 채택될 수있다.
도 9는 본 발명의 제 2 실시예에 따라 구성된 메모리 시스템(500)을 설명한다. 제 2 실시예에 있어서, 정렬된 데이터 신호는 리던던트 방식 데이터 신호에 기초하여 메모리에서 판독될 수 있다. 도 5의 시스템(200)과 같이 메모리 시스템 (500)은 어드레스 디코더(510) 및 메모리(520)를 포함한다. 어드레스 디코더(510)는 리던던트 방식 디코더(530) 및 메모리 드라이버(540)를 포함하는 2 스테이지 디코더를 포함한다. 메모리 시스템(500)은 또한 선택 스위치(550)를 포함한다.
제 2 실시예에 있어서, 산술 사전프로세싱을 수행받는 리던던트 방식 어드레스 비트중 단지 일부분의 비트만이 개별 메모리 라인의 주소지정에 채택된다. 나머지 비트는 메모리 라인내의 데이터 신호를 나타낸다.
도 9의 메모리 시스템(500)은 "정렬된 데이터"를 판독한다. 정렬된 데이터는 메모리 라인의 소정의 블록내에 포함된 데이터 신호를 포함한다. 각각의 메모리 라인(522)은 복수의 블록으로 분할된다. 하이 오더 블록(524) 및 로우 오더 블록(526)인 두개의 블록이 도 9에 도시되어 있다. 메모리 라인(522)내에서, 블록은 위치(s-1)에서의 어드레스 데이터(Ss-1)에 의해 식별된다. 본 실시예에서, 요구된 데이터는 블록 사이의 경계를 넘지 않는다.
리던던트 방식 디코더(530)는 도 6의 리던던트 방식 디코더 회로(300)의 다중 스테이지에 의해 구현된다. 리던던트 방식 디코더 회로(300)는 i=s 내지 s+n 일때, 모든 리던던트 합 비트()의 디코딩에 적합하다.
도 10은 본 발명의 실시예에 따라 구성된 어드레스 디코더(510)의 메모리 드라이버(540)를 설명한다. 메모리 드라이버는 각각이 메모리 라인의 블록과 연결된 복수의 AND 게이트(541-545)에 의해 구현된다. 도 9의 메모리 드라이버(540)에 있어서, 메모리 라인에 있는 것 보다 두 배 더 많은 AND 게이트(541-545)가 있다. 메모리 라인(522)이 비트(Rs내지 Rs+n)로 구성된 어드레스(R)를 할당받는 경우에, 각각의 메모리 라인내의 블록은 더 낮은 오더 비트(Rs-1내지 Rs-m)에 의해 주소지정된다. 도 9의 두개의 블록의 예에 있어서, 비트(Rs-1)는 메모리 라인내의 블록을 주소지정한다.
각각의 비트 위치(i(i는 s 내지 s+n))에서, 각각의 AND 게이트(541-545)는 리던던트 방식 어드레스 디코더(530)에 의해 생성된 어드레스 라인(Zia,Zib,Zic또는 Zid)의 입력신호를 수신한다. AND 게이트가 연결된 하나의 어드레스 라인(Zia-Zid)의 식별은 상기 표 2에 아웃라인된 원리에 따라서 AND 게이트의 어드레스 비트(Ri및 Ri-1)에 의해 결정된다.
도 10의 메모리 드라이버(540)에 있어서, AND 게이트(541,542)는 소정의 리던던트 방식 어드레스에 응답한다. 제 1 AND 게이트(541)는 로우 오더 블록(526)을 선택한다. 선택된 로우 오더 블록(526)은 Ss-1=0 일 때 정확하게 주소지정된다. 제 2 AND 게이트(542)는 하이 오더 블록(524)을 선택한다. 선택된 하이 오더 블록(524)은 Ss-1=1 일 때 정확하게 주소지정된다. 선택 스위치(550;도 9)는 어느 선택된 데이터 블록이 메모리 시스템(500)밖으로 루팅되는지 판정한다.
요구된 데이터 블록은 비-리던던트 Ss-1에 기초하여 선택 스위치(550)에 의해 선택된다. 초기에, Ss-1은 알려지지 않는다. Ss-1를 얻기 위해, 비트 위치(0 내지 s-1)에서 리던던트 방식 어드레스 데이터()의 전형적인 가산을 수행하는것이 바람직할 수 있다. Ss-1의 비-리던던트 값이 얻어질 때, 데이터의 정확한 블록을 선택하기 위해 선택 스위치(550)에 Ss-1의 비-리던던트 값이 적용된다. 선택 스위치(550)에 의해 선택된 블록은 디코딩 AND 게이트가 정확한 입력 신호를 수신했다고 알려진 것이다.
비록 종료 캐리 가산이 도 9의 실시예에서 실행될 수 있지만, 본 실시예는 종래기술의 시스템보다 더욱 향상된 성능을 달성할 수 있다. 캐리 체인은 단지 비트(0 내지 s-1)를 통해서만 전파하고 어드레스(0 내지 s+n)의 전체 범위를 통해서는 전파하지 않는다. 따라서 캐리 체인이 감소된다.
단시간에 종료 가산을 수행하도록 채택된 시간은, 메모리의 동작특성으로 인하여 또한 맞춰질 수 있다. 전형적으로, 일단 메모리 라인이 이네이블되면 메모리는 메모리 라인으로부터 데이터를 출력하는데 다소 느릴 수 있다. 일단 메모리 라인이 이네이블되면, 데이터가 선택 스위치에 사용될 수 있는 시간중에 고유대기시간이 있다. 따라서, 예를 들면, 비트(0 내지 s-1)동안, 어드레스 데이터를 단시간 실행해서 전형적인 가산을 수행하는 것은 데이터가 메모리로부터 검색될 수 있는 속도를 현저하게 손상시키지는 않는다.
대안적으로, 선택 스위치(550)에 입력된 제어신호는 도 9의 로직을 사용하여 생성될 수 있다. 선택 스위치(550) 자체는 리던던트 방식 로직에 의해 제어될 수 있다.
도 11은 본 발명의 다른 실시예에 따라 구성된 메모리 시스템(600)을 설명한다. 메모리 시스템(600)은 "비정렬된" 데이터를 기억하며, 이 데이터는 메모리의 하이 블록 또는 로우 블록으로 제한되지 않는다. 요구된 데이터는 메모리 라인(622)의 4분의 1 내지 2분의 1의 범위에 걸쳐있을 수 있다. 이전 실시예과 같이, 메모리 시스템(600)은 어드레스 디코더(610) 및 메모리(620)를 포함한다. 어드레스 디코더(610)는 리던던트 방식 디코더(630) 및 메모리 드라이버(640)를 포함한다. 리던던트 방식 디코더(630)는 복수의 디코딩된 어드레스 라인으로의 리던던트 방식 어드레스 입력 및 출력을 서로 상이한 쌍으로써 디코딩한다. 메모리 드라이버(640)는 메모리 이네이블 라인상의 이네이블 신호를 생성한다.
메모리(620)는 복수의 메모리 라인(622)에 의해 구현된다. 각각의 메모리 라인(622)은 하이 오더 블록(623) 및 로우 오더 블록(624)으로 분할된다. 메모리 드라이버(640)로부터의 독립된 메모리 이네이블 라인은 각각의 블록(623,624)을 구동시킨다. 따라서, 본 실시예에서, 메모리 라인(622)보다 두배 더 많은 메모리 이네이블 라인이 있을 수 있다.
도 8의 정렬 데이터 실시예에 관하여 상기한 바와 같이, 메모리 드라이버(540)는 단일 어드레스 입력에 응답하여 메모리(520)내의 두 블록을 구동시킨다. 제 1 블록(즉, 하이 오더 블록(524))은 요구된 데이터를 포함한다. 제 2 블록(즉, 로우 오더 블록(526))은 요구된 데이터를 포함하지 않는다. 두개의 블록이 동일한 메모리 라인(522)에 위치될 수 있지만 반드시 그래야하는 것만은 아니다. 도 8의 정렬된 데이터의 실시예에서, 요구된 데이터는 두개의 블록중 하나로 제한되기 때문에 제 2 블록이 올바르게 주소지정되었는지 아닌지는 중요하지 않다. 제 2 블록에 의해 출력된 데이터는 선택 스위치(550)에 입력되지만, 메모리 시스템(500)으로부터 출력되지는 않는다. 선택 스위치(550)는 제 1 블록으로부터의 데이터만을 출력한다. 그러나, 도 11의 정렬되지 않은 실시예에 있어서, 요구된 데이터는 블록 경계에 걸쳐져 있을 수 있다.
도 11의 실시예에 있어서, 각각의 메모리 라인은 4개의 데이터 "청크"(625-628)로 분할된다. 각각의 청크는 (어드레스 비트(Rs내지 Rs+n)로 나타내어지는) 청크 메모리 라인(622)의 어드레스, 및 (어드레스 비트(Rs-2내지 Rs-1)에 의해 나타내어지는) 청크 자체를 나타내는 두개의 비트 어드레스를 포함하는 복합 어드레스(R)에 의해 주소지정될 수 있다. 요구된 데이터는 청크사이의 경계를 교차할 수 있지만, 단지 하나의 경계만을 교차할 수 있다. 만약 요구된 데이터가 두개의 청크(즉, 청크(625,626))에 걸쳐져 있다면, 입력 어드레스 데이터는 두개의 청크중 하위의 것을 기준으로 한다. 따라서, 입력 어드레스(R)에 기초하여, 요구된 데이터는 어드레스에 의해 식별된 청크(즉 청크(625))에서 발견될 수 있고, 기껏해야 어드레스에 인접한 청크(626)에서 발견될 수 있다.
어드레스 디코더(630)는 다중 비트 디코더이며, 복수의 디코더 스테이지(도 11에서 도시생략)에 의해 구현된다. 이것은 (비트(Rs-2-Rs+n)를 포함하는) 입력 어드레스(R)를 수신하고 비트 위치(i=s 내지 s+n)에 대하여 디코딩된 어드레스 신호(Zia-Zid)를 출력한다. 리던던트 방식 디코더 회로(300;도 6)는 모든 비트 위치(i≠s)에서 적합할 수 있다.
도 12는 본 발명의 일실시예에 따라 구성된 디코더 회로(700)를 도시한다. 이것은 비트 위치 i=s에 대한 어드레스 신호를 디코팅하는데 적합하다. 디코더 회로(700)는 리던던트 방식 입력 데이터 신호()에 의거하여 2개의 차동 어드레스 신호 쌍(Zsa- Zsd)을 발생시킨다. 리던던트 방식 어드레스 데이터 신호(As, Bs, As-1, Bs-1, As-2, Bs-2)는 입력단자(701-706)에서 각각 리던던트 방식 디코더 회로(700)에 입력된다. 디코더 회로(700)는 출력라인(707-710)상으로 각각 디코딩된 어드레스 신호(Zsa- Zsd)를 출력한다. 어드레스 데이터 신호(As, Bs)는 XOR 게이트(712)로 입력된다. XOR 게이트(712)로부터의 출력신호는 또 XOR 게이트(714, 716)에 입력된다. XOR 게이트(716)는 신호(Zsa, Zsb)를 발생시키고, XOR 게이트(714)는 신호(Zsc, Zsd)를 발생시킨다.
어드레스 데이터 신호(As-1, Bs-1)는 AND 게이트(718)에 입력되고 또한 OR 게이트(720)에 입력된다. OR 게이트(720)의 출력신호(라인 722)는 XOR 게이트(714)에 입력된다. 어드레스 데이터 신호(As-2, Bs-2)는 또 다른 AND 게이트(724)에 입력된다. 라인(722)상의 출력신호는 마찬가지로 AND 게이트(724)에 입력된다. (라인 730상의) AND 게이트(724)로부터의 출력신호 및 (라인 728상의) AND 게이트(718)로부터의 출력신호는 각각 OR 게이트(726)에 입력된다. (라인 732상의) OR 게이트(726)의 출력은 XOR 게이트(716)에 입력된다.
디코더 회로(700)는 어드레스 청크(627)에서 리던던트 방식 입력 데이터인 경우, 메모리 드라이버(640)가 동일 메모리 라인의 두 블록(623, 624)을 구동시키도록 한다. 입력 어드레스 데이터가 청크(628)를 참조하는 경우, 요청된 데이터는 오로지 로우 블록(624)내에서 검색되어야 하는 것에 주목해야 한다. 입력 어드레스 데이터가 청크(626 또는 625)를 참조하는 경우, 요청된 데이터는 오로지 하이 블록(623)내에서 검색된다.
일실시예에서, 메모리 드라이버(640)는 도 10에 도시된 것과 같이 구성될 수 있다. 모든 비트 위치에 대하여, AND 게이트는 위치(Ri, Ri-1)에서 AND 게이트의 어드레스(R) 값에 의거하여 어드레스 라인(Zia- Zid)중 하나에 연결된다(표 2 참조). 선택스위치는 비트(s-1, s-2)에서 비-리던던트 어드레스에 의거하여 제어된다.
상기 제공된 리던던트 방식 어드레스 데이터의 논의에서, 결과적인 어드레스 데이터가 어드레스 디코더에 입력되기 전에 어드레스 데이터에 하나 또는 일련의 리던던트 방식 산술 연산이 실행된다고 가정하였다. 특별한 경우, 산술 프로세싱은 메모리 연산으로부터 생략될 수 있다. 메모리 연산으로 인해, 실행될 2개의 비-리던던트 어드레스의 단일 가산이 일어날때, 메모리 연산이 생략될 수 있다. 그 대신에, 2개의 비-리던던트 어드레스는 어드레스 디코팅에 직접 입력될 수 있다.
도 13에 도시된 것과 같이, 2개의 비-리던던트 수의 리던던트 방식 가산이 리던던트 방식 합()을 발생시킨다. 여기에서:
모든 i에 대해= Ai, Bi
따라서, 본 발명의 이 실시예는 단일 가산 실행에 어드레스 데이터의 제로 지연 디코딩을 제공한다.
본 발명은 어드레스 데이터를 리던던트 방식으로 디코딩하는 어드레스 디코더를 제공한다. 어드레스 디코더는 산술 연산에 의해 초고속으로 어드레스 데이터를 만들고, 따라서, 산술 연산에 의존하는 메모리 연산의 대기시간을 감소시킨다. 어드레스 디코더는 전통적인 가산기에 공통적인 내장형 캐리 체인을 생략하기 때문에, 산술 연산을 포함하는 종래의 메모리 연산 이상의 극적인 성능 이득을 제공한다.
여기에서 본 발명의 몇 가지 실시예가 명확하게 도시되고 설명된다. 그러나, 본 발명의 변경 및 변화는 본 발명의 정신 및 의도하는 범위로부터 벗어나지 않고,상기 설명 및 첨부된 청구범위에 의해 커버된다.

Claims (23)

  1. 리던던트 방식 어드레스 신호를 수신하도록 응용된 어드레스 디코더와,
    메모리 라인들로 이루어진 메모리를 포함하고, 각각의 메모리 라인은 인에이블 라인에 의해 상기 어드레스 디코더에 연결된 제 1 및 제 2 블록으로 조직된 것을 특징으로 하는 메모리 시스템.
  2. 제 1 항에 있어서, 상기 메모리는 비정렬 데이터를 저장하는 것을 특징으로 하는 메모리 시스템.
  3. 제 1 항에 있어서, 상기 어드레스 디코더는 복수의 리던던트 방식 디코더 스테이지를 포함하고, 상기 스테이지중 적어도 하나는 3비트 위치의 리던던트 방식 어드레스 신호에 대한 입력을 갖고 상기 비트 위치중 어느 하나의 디코딩된 어드레스 신호에 대한 출력을 갖는 것을 특징으로 하는 메모리 시스템.
  4. 제 2 항에 있어서, 적어도 하나의 스테이지는 2개의 비트 위치에서 리던던트 방식 어드레스 데이터에 대한 입력을 갖고 상기 비트 위치중 하나에 대한 디코딩된 어드레스 데이터의 출력을 갖는 것을 특징으로 하는 메모리 시스템.
  5. 제 1 항에 있어서, 상기 메모리 라인은 블록당 2개인 청크로 조직된 것을 특징으로 하는 메모리 시스템.
  6. 제 5 항에 있어서, 각각의 청크는 복합 어드레스와 관련된 것을 특징으로 하는 메모리 시스템.
  7. 제 1 항에 있어서, 상기 메모리 라인에 연결된 선택스위치를 더 포함한 것을 특징으로 하는 메모리 시스템.
  8. 제 1 항에 있어서, 상기 어드레스 디코더는 리던던트 방식 어드레스 신호에 대한 입력을 갖는 리던던트 방식 디코더, 및
    디코딩된 어드레스 라인에 의해 상기 리던던트 방식 디코더에 연결되고 상기 인에이블 라인에 연결된 출력을 갖는 메모리 드라이버를 포함한 것을 특징으로 하는 메모리 시스템.
  9. 제 8 항에 있어서, 상기 리던던트 방식 디코더는 멀티 스테이지 디코더인 것을 특징으로 하는 메모리 시스템.
  10. 제 1 및 제 2 블록으로 조직된 복수의 메모리 라인으로 이루어진 메모리와,
    리던던트 방식 어드레스 신호에 대한 입력을 갖는 어드레스 디코더를 포함하고,
    각각의 메모리 라인은 소정 폭의 어드레스와 관련되고, 상기 어드레스 신호는 메모리내의 데이터의 어드레스 데이터를 표시하고, 상기 어드레스 디코더는 인에이블 라인에 의해 메모리에 연결된 것을 특징으로 하는 메모리 시스템.
  11. 제 10 항에 있어서, 상기 리던던트 방식 어드레스 데이터는 메모리 어드레스의 모든 비트 위치와 메모리 어드레스의 최하위 유효 비트에 인접한 2개의 비트 위치에 대한 리던던트 방식 데이터를 포함한 것을 특징으로 하는 메모리 시스템.
  12. 제 11 항에 있어서, 상기 메모리 라인은 청크로 조직되고, 상기 청크는 2개의 비트 위치에서 리던던트 방식 입력 데이터에 의해 인덱싱된 것을 특징으로 하는 메모리 시스템.
  13. 제 10 항에 있어서, 상기 어드레스 디코더는 입력부에 연결된 리던던트 방식 디코더, 및
    디코딩된 어드레스 라인에 의해 상기 리던던트 방식 디코더에 연결되고 인에이블 라인에 연결된 메모리 드라이버를 포함한 것을 특징으로 하는 메모리 시스템.
  14. 제 13 항에 있어서, 상기 리던던트 방식 디코더는 멀티 스테이지 디코더인 것을 특징으로 하는 메모리 시스템.
  15. 제 14 항에 있어서, 상기 리던던트 방식 디코더는 메모리 어드레스의 각각의 비트 위치에 대한 스테이지를 포함한 것을 특징으로 하는 메모리 시스템.
  16. 제 14 항에 있어서, 적어도 하나의 스테이지는 동일한 비트 위치 및 인접한 하위 비트 위치에서 리던던트 방식 어드레스 데이터로부터 메모리 어드레스의 비트 위치에 대한 디코딩된 어드레스 데이터를 얻는 것을 특징으로 하는 메모리 시스템.
  17. 제 14 항에 있어서, 적어도 하나의 스테이지는 리던던트 방식으로부터 메모리 어드레스의 비트 위치에 대한 어드레스 데이터를 얻는 것을 특징으로 하는 메모리 시스템.
  18. 제 14 항에 있어서, 스테이지는 메모리 어드레스의 비트 위치와 관련된 디코딩된 어드레스 라인을 출력하는 것을 특징으로 하는 메모리 시스템.
  19. 제 18 항에 있어서, 상기 스테이지는 한 쌍의 디코딩된 어드레스 라인을 출력하고, 한 쌍의 디코딩된 어드레스 라인중 하나는 스테이지에서 캐리가 0인 경우 비-리던던트 합을 나타내고, 다른 하나는 스테이지에서 캐리가 1인 경우 비-리던던트 합을 나타내는 것을 특징으로 하는 메모리 시스템.
  20. 메모리 어드레스의 각각의 비트 위치와 메모리 어드레스의 최하위 유효 비트위치 아래의 적어도 2개의 비트 위치에 대한 리던던트 방식 어드레스 데이터를 수신하는 단계,
    리던던트 방식 어드레스 데이터를 디코딩하는 단계, 및
    상기 디코딩된 어드레스 데이터에 의거하여 제 1 블록 및 제 2 블록을 구동시키는 단계를 포함하는 것을 특징으로 하는 각각이 제 1 및 제 2 블록으로 조직되고 소정 폭의 어드레스와 관련된 메모리 라인들로 이루어진 메모리의 데이터 액세스 방법.
  21. 제 20 항에 있어서, 2개의 비트 위치에서 리던던트 방식에 의거하여 구동된 제 1 또는 제 2 블록중 어느 하나로부터의 데이터를 출력하는 단계를 더 포함하는 것을 특징으로 하는 메모리의 데이터 액세스 방법.
  22. 제 20 항에 있어서, 상기 메모리 라인은 블록내의 청크로 조직되고, 리던던트 방식 어드레스 데이터는 2개의 비트 위치에서 주소지정 청크를 나타내는 것을 특징으로 하는 메모리의 데이터 액세스 방법.
  23. 제 22 항에 있어서, 상기 주소지정 청크는 요청된 데이터가 단일 메모리 라인의 두 블록에 위치되는 것을 나타내고, 상기 구동단계는 단일 메모리 라인의 제 1 및 제 2 블록을 구동시키는 것을 특징으로 하는 메모리의 데이터 액세스 방법.
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