JP3091563B2 - 非線形変換装置 - Google Patents
非線形変換装置Info
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- JP3091563B2 JP3091563B2 JP04107711A JP10771192A JP3091563B2 JP 3091563 B2 JP3091563 B2 JP 3091563B2 JP 04107711 A JP04107711 A JP 04107711A JP 10771192 A JP10771192 A JP 10771192A JP 3091563 B2 JP3091563 B2 JP 3091563B2
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Description
【０００１】
【産業上の利用分野】本発明は、画像信号のガンマ補正
等、入力信号に対して非線形な出力信号を得る非線形変
換装置に関する。
等、入力信号に対して非線形な出力信号を得る非線形変
換装置に関する。
【０００２】
【従来の技術】画像信号のガンマ補正等に用いられる非
線形変換装置は、一般に、入力信号のレベルに応じてゲ
インが変化する増幅回路により構成され、直線的変化を
示す入力信号に対して非直線的に変化する出力特性を示
す。即ち、傾きの異なる複数の直線により所望の特性曲
線を近似するような出力特性となる。このように、ある
特性を示す曲線を複数の直線の組み合わせにより近似す
る方法は、例えば、特開昭５７−１７３２３９号公報に
開示されている。
線形変換装置は、一般に、入力信号のレベルに応じてゲ
インが変化する増幅回路により構成され、直線的変化を
示す入力信号に対して非直線的に変化する出力特性を示
す。即ち、傾きの異なる複数の直線により所望の特性曲
線を近似するような出力特性となる。このように、ある
特性を示す曲線を複数の直線の組み合わせにより近似す
る方法は、例えば、特開昭５７−１７３２３９号公報に
開示されている。
【０００３】ところで、画像信号を取り扱う信号処理装
置では、デジタル化が進められており、これに対応して
デジタル処理による非線形変換装置が考えられている。
図５は、デジタル処理による非線形変換装置の構成を示
すブロック図である。Ａ／Ｄ変換器１は、撮像素子より
得られる１ライン単位の画像信号を受け、適数ビットの
デジタルデータに変換し、このデジタルデータをセレク
タ２を通してＲＡＭ３に供給する。このＲＡＭ３におい
ては、入力されるデジタルデータと非線形変換処理が施
されたデジタルデータとが対応付けられ、これにより画
像信号に従うデジタルデータに対して非線形な特性を示
すデジタルデータが得られるように構成される。即ち、
ＲＡＭ３には、所望の変換特性を得られるようなデジタ
ルデータが所定のアドレスに予め記憶され、このＲＡＭ
３にＡ／Ｄ変換器１からのデジタルデータをアドレスデ
ータとして与えることで、所望の非線形変換が成された
デジタルデータを得ることができる。そして、非線形変
換処理されたデジタルデータは、ＲＡＭ３からデータバ
ス４に出力され、データバスに接続される各種の信号処
理装置により、その他必要に応じたデジタル処理、例え
ば、サブ画面やスーパーインポーズの挿入等の処理が施
される。
置では、デジタル化が進められており、これに対応して
デジタル処理による非線形変換装置が考えられている。
図５は、デジタル処理による非線形変換装置の構成を示
すブロック図である。Ａ／Ｄ変換器１は、撮像素子より
得られる１ライン単位の画像信号を受け、適数ビットの
デジタルデータに変換し、このデジタルデータをセレク
タ２を通してＲＡＭ３に供給する。このＲＡＭ３におい
ては、入力されるデジタルデータと非線形変換処理が施
されたデジタルデータとが対応付けられ、これにより画
像信号に従うデジタルデータに対して非線形な特性を示
すデジタルデータが得られるように構成される。即ち、
ＲＡＭ３には、所望の変換特性を得られるようなデジタ
ルデータが所定のアドレスに予め記憶され、このＲＡＭ
３にＡ／Ｄ変換器１からのデジタルデータをアドレスデ
ータとして与えることで、所望の非線形変換が成された
デジタルデータを得ることができる。そして、非線形変
換処理されたデジタルデータは、ＲＡＭ３からデータバ
ス４に出力され、データバスに接続される各種の信号処
理装置により、その他必要に応じたデジタル処理、例え
ば、サブ画面やスーパーインポーズの挿入等の処理が施
される。
【０００４】また、変換データとしてＲＡＭに設定され
るデジタルデータは、アドレス発生回路５からセレクタ
を通して入力されるアドレスデータと対応付けられて外
部より供給され、ＲＡＭ３の所定のアドレスに書き込ま
れる。図６は、画像信号のガンマ補正を行う場合の補正
特性を示す図である。一般のテレビカメラにおいては、
再生画面を表示するブラウン管の入力信号に対する発光
出力が比例していないため、テレビカメラに入力される
光に比例した発光出力が得られるように画像信号のレベ
ルを補正する、所謂ガンマ補正が行われる。このガンマ
補正は、Ｙ＝Ｘr（Ｘ：入力信号、Ｙ：出力信号）の式
に従うもので、通常ｒ＝０．４５に設定される。従っ
て、入力信号に対する出力信号の変化は、入力信号のレ
ベルが大きくなるのに伴って増加率が徐々に減少する。
この場合、出力の最大値及び最小値については、入力に
一致する。
るデジタルデータは、アドレス発生回路５からセレクタ
を通して入力されるアドレスデータと対応付けられて外
部より供給され、ＲＡＭ３の所定のアドレスに書き込ま
れる。図６は、画像信号のガンマ補正を行う場合の補正
特性を示す図である。一般のテレビカメラにおいては、
再生画面を表示するブラウン管の入力信号に対する発光
出力が比例していないため、テレビカメラに入力される
光に比例した発光出力が得られるように画像信号のレベ
ルを補正する、所謂ガンマ補正が行われる。このガンマ
補正は、Ｙ＝Ｘr（Ｘ：入力信号、Ｙ：出力信号）の式
に従うもので、通常ｒ＝０．４５に設定される。従っ
て、入力信号に対する出力信号の変化は、入力信号のレ
ベルが大きくなるのに伴って増加率が徐々に減少する。
この場合、出力の最大値及び最小値については、入力に
一致する。
【０００５】ここで、Ａ／Ｄ変換器１を４ビット構成と
したとき、ＲＡＭ３へ入力されるデジタルデータとＲＡ
Ｍ３から出力されるデジタルデータは、以下の表１に示
すように対応付けられる。
したとき、ＲＡＭ３へ入力されるデジタルデータとＲＡ
Ｍ３から出力されるデジタルデータは、以下の表１に示
すように対応付けられる。
【０００６】
【表１】
【０００７】即ち、ＲＡＭ３は、表１に示すように、入
力データのそれぞれに対して各出力データを読み出すよ
うに構成されており、これにより、図６に示すような出
力特性を得ている。
力データのそれぞれに対して各出力データを読み出すよ
うに構成されており、これにより、図６に示すような出
力特性を得ている。
【０００８】
【発明が解決しようとする課題】以上のような非線形変
換装置においては、ＲＡＭ３に変換データとしてＡ／Ｄ
変換器１が出力し得るデジタルデータの最小値から最大
値までの全ての値のデータを書き込む必要があるため、
ＲＡＭ３の設定に多くの時間を要する。従って、一旦設
定されたＲＡＭ３のデータを書き換えて変換特性を変更
することが困難であり、汎用性に欠け、コスト高を招く
ことになる。
換装置においては、ＲＡＭ３に変換データとしてＡ／Ｄ
変換器１が出力し得るデジタルデータの最小値から最大
値までの全ての値のデータを書き込む必要があるため、
ＲＡＭ３の設定に多くの時間を要する。従って、一旦設
定されたＲＡＭ３のデータを書き換えて変換特性を変更
することが困難であり、汎用性に欠け、コスト高を招く
ことになる。
【０００９】そこで本発明は、変換特性を容易に変更す
ることが可能な変換装置を提供することを目的とする。
ることが可能な変換装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするとこと
は、撮像素子の出力に対応して得られる画像データをア
ドレスデータとしてメモリに与え、このメモリの指定さ
れたアドレスに記憶されたデータを画像データと置き換
えて出力する非線形変換装置において、上記メモリの少
なくとも２箇所のアドレスに任意のデータを書き込む手
段と、データが設定された上記メモリの第１及び第２の
アドレスに対し、第１のアドレスから第２のアドレスに
至るまでの区間を段階的に表す区間データを供給する手
段と、上記メモリの第１及び第２のアドレスに記憶され
た第１及び第２のデータをそれぞれ格納する一対のレジ
スタと、上記第２のデータから上記第１のデータを減算
した後に上記区間データを乗算し、さらに上記第１のデ
ータを加算する演算回路と、を備え、上記演算回路から
得られるデータが上記区間データと対応付られて上記メ
モリの所定のアドレスに書き込まれることにある。
解決するために成されたもので、その特徴とするとこと
は、撮像素子の出力に対応して得られる画像データをア
ドレスデータとしてメモリに与え、このメモリの指定さ
れたアドレスに記憶されたデータを画像データと置き換
えて出力する非線形変換装置において、上記メモリの少
なくとも２箇所のアドレスに任意のデータを書き込む手
段と、データが設定された上記メモリの第１及び第２の
アドレスに対し、第１のアドレスから第２のアドレスに
至るまでの区間を段階的に表す区間データを供給する手
段と、上記メモリの第１及び第２のアドレスに記憶され
た第１及び第２のデータをそれぞれ格納する一対のレジ
スタと、上記第２のデータから上記第１のデータを減算
した後に上記区間データを乗算し、さらに上記第１のデ
ータを加算する演算回路と、を備え、上記演算回路から
得られるデータが上記区間データと対応付られて上記メ
モリの所定のアドレスに書き込まれることにある。
【００１１】
【作用】本発明によれば、非線形変換の特性曲線うち、
特定の点のデータのみをメモリに設定することで、２点
のデータに基づく演算処理により、２点間のデータが直
線補間されて得られることになる。従って、初期設定の
際にメモリに与える必要のある変換データが少なくな
り、メモリに記憶されたデータの書き換え、即ち、変換
特性の変更が容易になる。
特定の点のデータのみをメモリに設定することで、２点
のデータに基づく演算処理により、２点間のデータが直
線補間されて得られることになる。従って、初期設定の
際にメモリに与える必要のある変換データが少なくな
り、メモリに記憶されたデータの書き換え、即ち、変換
特性の変更が容易になる。
【００１２】
【実施例】図１は、本発明の非線形変換装置の構成を示
すブロック図である。Ａレジスタ１１及びＢレジスタ１
２は、データバス１３から１画素分の画像データを取り
込み、それぞれ所定のタイミングで出力する。Ａレジス
タ１１の出力は、加減算器１４の一方の入力に与えら
れ、Ｂレジスタ１２の出力は、セレクタ１５を通して加
減算器１４の他方の入力に与えられる。加減算器１４の
出力は、一旦Ｃレジスタ１６に取り込まれ、このＣレジ
スタ１６から、データバス１３に出力するか、あるいは
乗算器１７の一方の入力に与えるかを選択するセレクタ
１８に入力される。乗算器１７は、アドレス発生回路１
９からアドレスデータを受けるＲＯＭ２０の出力データ
を他方の入力に受け、出力をＤレジスタ２１に与える。
また、乗算器１７の出力は、Ｄレジスタ２１からセレク
タ１５を通して、再び加減算器１４の他方の入力に与え
られる。データバス１３には、ＲＡＭ２２が接続され、
Ａレジスタ１１及びＢレジスタ１２に与えるべきデータ
を記憶すると共に、所定の演算処理が施されたデータを
記憶するように構成される。そして、このＲＡＭ２２に
は、アドレス発生回路１９の出力、あるいは画像信号を
受けるＡ／Ｄ変換器２４の出力の何れかがセレクタ２３
からアドレスデータとして与えられる。ここで、セレク
タ２３からアドレスデータを受けるＲＡＭ２２の動作に
ついては、図５と同一であり、アドレスデータに対応し
て非線形変換処理が施された所定のデータをデータバス
１３に送り出すように構成される。
すブロック図である。Ａレジスタ１１及びＢレジスタ１
２は、データバス１３から１画素分の画像データを取り
込み、それぞれ所定のタイミングで出力する。Ａレジス
タ１１の出力は、加減算器１４の一方の入力に与えら
れ、Ｂレジスタ１２の出力は、セレクタ１５を通して加
減算器１４の他方の入力に与えられる。加減算器１４の
出力は、一旦Ｃレジスタ１６に取り込まれ、このＣレジ
スタ１６から、データバス１３に出力するか、あるいは
乗算器１７の一方の入力に与えるかを選択するセレクタ
１８に入力される。乗算器１７は、アドレス発生回路１
９からアドレスデータを受けるＲＯＭ２０の出力データ
を他方の入力に受け、出力をＤレジスタ２１に与える。
また、乗算器１７の出力は、Ｄレジスタ２１からセレク
タ１５を通して、再び加減算器１４の他方の入力に与え
られる。データバス１３には、ＲＡＭ２２が接続され、
Ａレジスタ１１及びＢレジスタ１２に与えるべきデータ
を記憶すると共に、所定の演算処理が施されたデータを
記憶するように構成される。そして、このＲＡＭ２２に
は、アドレス発生回路１９の出力、あるいは画像信号を
受けるＡ／Ｄ変換器２４の出力の何れかがセレクタ２３
からアドレスデータとして与えられる。ここで、セレク
タ２３からアドレスデータを受けるＲＡＭ２２の動作に
ついては、図５と同一であり、アドレスデータに対応し
て非線形変換処理が施された所定のデータをデータバス
１３に送り出すように構成される。
【００１３】以上の非線形変換装置では、まず、Ａレジ
スタ１１及びＢレジスタ１２に取り込まれるデータに基
づく演算処理が繰り返されてＲＡＭ２２に所望の変換デ
ータが設定された後に、Ａ／Ｄ変換器２４の出力がＲＡ
Ｍ２２に与えられて所定の変換動作が実行される。即
ち、変換動作を実行する前に初期設定期間が設けられ、
この期間内に加減算器１４や乗算器１７による演算処理
が行われる。図２は、装置の初期設定期間の動作を説明
するタイミング図である。
スタ１１及びＢレジスタ１２に取り込まれるデータに基
づく演算処理が繰り返されてＲＡＭ２２に所望の変換デ
ータが設定された後に、Ａ／Ｄ変換器２４の出力がＲＡ
Ｍ２２に与えられて所定の変換動作が実行される。即
ち、変換動作を実行する前に初期設定期間が設けられ、
この期間内に加減算器１４や乗算器１７による演算処理
が行われる。図２は、装置の初期設定期間の動作を説明
するタイミング図である。
【００１４】ＲＡＭ２２には、予め得ようとする変換特
性を示す特性曲線上のデータが数箇所の特定アドレスに
設定され、初期設定期間の初めには、２つのデータがＲ
ＡＭ２２からデータバス１３に読み出されてＡレジスタ
１１及びＢレジスタ１２に取り込まれる。例えば、図３
に示すように、変換特性を表す曲線上の９点に対応する
アドレスにそれぞれ固有のデータＤ０〜Ｄ８を記憶し、
このうち隣り合う２データを順次Ａレジスタ１１及びＢ
レジスタ１２に取り込むようにする。ここでは、２デー
タＤ１、Ｄ２をＡレジスタ１１及びＢレジスタ１２に取
り込んだ場合を示している。
性を示す特性曲線上のデータが数箇所の特定アドレスに
設定され、初期設定期間の初めには、２つのデータがＲ
ＡＭ２２からデータバス１３に読み出されてＡレジスタ
１１及びＢレジスタ１２に取り込まれる。例えば、図３
に示すように、変換特性を表す曲線上の９点に対応する
アドレスにそれぞれ固有のデータＤ０〜Ｄ８を記憶し、
このうち隣り合う２データを順次Ａレジスタ１１及びＢ
レジスタ１２に取り込むようにする。ここでは、２デー
タＤ１、Ｄ２をＡレジスタ１１及びＢレジスタ１２に取
り込んだ場合を示している。
【００１５】初めに、Ａレジスタ１１及びＢレジスタ１
２からそれぞれデータＤ１及びデータＤ２を加減算器１
４に入力し、データＤ２からデータＤ１を差し引いて得
られるデータＳ１をＣレジスタ１６に与える。続いて、
乗算器１７にＣレジスタ１６からデータＳ１を入力する
と共にＲＯＭ２０からデータＣ１を入力してデータＳ１
にデータＣ１を乗じて得られるデータＭ１(１)をＤレジ
スタ２１に与える。ＲＯＭ２０から与えられるデータＣ
１は、均等な複数の区間に分割されたデータＤ１のアド
レスからデータＤ２のアドレスの間の１区間を表すもの
で、例えば、８区間分割の場合には１／８を表してい
る。そして、Ｄレジスタ２１からデータＭ１(１)を加減
算器１４に入力し、このデータＭ１(１)にデータＤ１を
加算して得られるデータデータＡ１(１)をＣレジスタ１
６に与え、Ｃレジスタ１６からデータバス１３に送り出
してＲＡＭ２２に書き込む。
２からそれぞれデータＤ１及びデータＤ２を加減算器１
４に入力し、データＤ２からデータＤ１を差し引いて得
られるデータＳ１をＣレジスタ１６に与える。続いて、
乗算器１７にＣレジスタ１６からデータＳ１を入力する
と共にＲＯＭ２０からデータＣ１を入力してデータＳ１
にデータＣ１を乗じて得られるデータＭ１(１)をＤレジ
スタ２１に与える。ＲＯＭ２０から与えられるデータＣ
１は、均等な複数の区間に分割されたデータＤ１のアド
レスからデータＤ２のアドレスの間の１区間を表すもの
で、例えば、８区間分割の場合には１／８を表してい
る。そして、Ｄレジスタ２１からデータＭ１(１)を加減
算器１４に入力し、このデータＭ１(１)にデータＤ１を
加算して得られるデータデータＡ１(１)をＣレジスタ１
６に与え、Ｃレジスタ１６からデータバス１３に送り出
してＲＡＭ２２に書き込む。
【００１６】以後同様にして、Ａレジスタ１１及びＢレ
ジスタ１２からデータＤ１及びデータＤ２を繰り返し加
減算器１４に入力し、その出力に乗算器でＲＯＭ２０か
らのデータＣ２、Ｃ３・・・を順次乗算し、さらにデー
タＤ１を加算することでデータＡ１(２)、Ａ１(３)・・
・を得てＲＡＭ２２に書き込む。例えば、データＤ１か
らデータＤ２までのアドレスを８区間に分割する場合、
図４に示すように、各区間毎にＲＯＭ２０からデータＣ
１〜Ｃ７が与えられ、これに対して、 Ａ１(ｍ)＝（Ｄ２−Ｄ１）・Ｃｍ＋Ｄ１ （ｍは整数） で表される演算が実行されて、それぞれデータＤ１とデ
ータＤ２とを通る直線上に位置するデータＡ１(１)〜Ａ
１(７)が得られる。従って、データＤ１からデータＤ２
までの間のデータが直線補間される。以上のようにデー
タＤ１からデータＤ２までの間の補間を完了した後に
は、ＲＡＭ２２からデータＤｎ（ｎ＝２、３・・・）及
びデータＤｎ＋１を順次読み出してＡレジスタ１１及び
Ｂレジスタ１２に取り込み、所定の演算処理を繰り返し
てデータＡｎ(ｍ)を得て各データ間のデータを直線補間
することにより、データＤ０からデータＤ８まで連続す
るデータがＲＡＭ２２に設定される。
ジスタ１２からデータＤ１及びデータＤ２を繰り返し加
減算器１４に入力し、その出力に乗算器でＲＯＭ２０か
らのデータＣ２、Ｃ３・・・を順次乗算し、さらにデー
タＤ１を加算することでデータＡ１(２)、Ａ１(３)・・
・を得てＲＡＭ２２に書き込む。例えば、データＤ１か
らデータＤ２までのアドレスを８区間に分割する場合、
図４に示すように、各区間毎にＲＯＭ２０からデータＣ
１〜Ｃ７が与えられ、これに対して、 Ａ１(ｍ)＝（Ｄ２−Ｄ１）・Ｃｍ＋Ｄ１ （ｍは整数） で表される演算が実行されて、それぞれデータＤ１とデ
ータＤ２とを通る直線上に位置するデータＡ１(１)〜Ａ
１(７)が得られる。従って、データＤ１からデータＤ２
までの間のデータが直線補間される。以上のようにデー
タＤ１からデータＤ２までの間の補間を完了した後に
は、ＲＡＭ２２からデータＤｎ（ｎ＝２、３・・・）及
びデータＤｎ＋１を順次読み出してＡレジスタ１１及び
Ｂレジスタ１２に取り込み、所定の演算処理を繰り返し
てデータＡｎ(ｍ)を得て各データ間のデータを直線補間
することにより、データＤ０からデータＤ８まで連続す
るデータがＲＡＭ２２に設定される。
【００１７】以上のように、２データ間のデータを演算
により補間してＲＡＭ２２に設定すれば、ＲＡＭ２２の
データを書き換える際に必要なデータを大幅に削減で
き、ＲＡＮ２２の設定の変更が容易になる。例えば、６
ビット構成の場合、Ａ／Ｄ変換器２４から入力されるデ
ータを考慮すると、６４個のデータをＲＡＭ２２に設定
する必要が生じるが、図３、図４に示すように、９個の
データを外部より入力することで全てのデータの設定が
可能である。ここで、ＲＡＭ２２に設定するデータ数及
び各データ間を分割する区間数については、ＲＯＭ２０
及びＲＡＭ２２の設定により変更可能であり、演算回路
部分の変更は必要ない。
により補間してＲＡＭ２２に設定すれば、ＲＡＭ２２の
データを書き換える際に必要なデータを大幅に削減で
き、ＲＡＮ２２の設定の変更が容易になる。例えば、６
ビット構成の場合、Ａ／Ｄ変換器２４から入力されるデ
ータを考慮すると、６４個のデータをＲＡＭ２２に設定
する必要が生じるが、図３、図４に示すように、９個の
データを外部より入力することで全てのデータの設定が
可能である。ここで、ＲＡＭ２２に設定するデータ数及
び各データ間を分割する区間数については、ＲＯＭ２０
及びＲＡＭ２２の設定により変更可能であり、演算回路
部分の変更は必要ない。
【００１８】
【発明の効果】本発明によれば、非線形変換動作の変換
テーブルとなるメモリのデータを書き換えるのに必要な
データが削減されるため、変換特性を容易に変更するこ
とができる。従って、装置の汎用性を拡大でき、コスト
の低減が望める。また、演算回路部分で加減算器を演算
過程の２ステップで動作させるようにしたことで、回路
構成の増大が抑圧されている。
テーブルとなるメモリのデータを書き換えるのに必要な
データが削減されるため、変換特性を容易に変更するこ
とができる。従って、装置の汎用性を拡大でき、コスト
の低減が望める。また、演算回路部分で加減算器を演算
過程の２ステップで動作させるようにしたことで、回路
構成の増大が抑圧されている。
【図１】本発明の非線形変換装置の構成を示すブロック
図である。
図である。
【図２】本発明の非線形変換装置の初期設定動作を説明
するタイミング図である。
するタイミング図である。
【図３】本発明の非線形変換装置の変換特性の一例を示
す図である。
す図である。
【図４】データの補間の様子を説明する図である。
【図５】従来の非線形変換装置の構成を示すブロック図
である。
である。
【図６】従来の非線形変換装置の変換特性の一例を示す
図である。
図である。
１、２４ Ａ／Ｄ変換器 ２、１５、１８、２３ セレクタ ３、２２ ＲＡＭ ４、１３ アドレスバス ５、１９ アドレス発生回路 １１、１２、１６、２１ レジスタ １４ 加減算器 １７ 乗算器 ２０ ＲＯＭ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭50−11143（ＪＰ，Ａ) 特開 昭57−173239（ＪＰ，Ａ) 特開 昭61−26174（ＪＰ，Ａ) 特開 昭62−262176（ＪＰ，Ａ) 特開 平３−68086（ＪＰ，Ａ) 特開 平３−297278（ＪＰ，Ａ) 特表 平４−500877（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/50
Claims (2)
- 【請求項１】 撮像素子の出力に対応して得られる画像
データをアドレスデータとしてメモリに与え、このメモ
リの指定されたアドレスに記憶されたデータを画像デー
タと置き換えて出力する非線形変換装置において、上記
メモリの少なくとも２箇所のアドレスに任意のデータを
書き込む手段と、データが設定された上記メモリの第１
及び第２のアドレスに対し、第１のアドレスから第２の
アドレスに至るまでの区間を段階的に表す区間データを
供給する手段と、上記メモリの第１及び第２のアドレス
に記憶された第１及び第２のデータをそれぞれ格納する
一対のレジスタと、上記第２のデータから上記第１のデ
ータを減算した後に上記区間データを乗算し、さらに上
記第１のデータを加算する演算回路と、を備え、上記演
算回路から得られるデータが上記区間データと対応付ら
れて上記メモリの所定のアドレスに書き込まれることを
特徴とする非線形変換装置。 - 【請求項２】 上記演算回路は、加減算器及び乗算器を
備え、加減算器で上記第２のデータから第１のデータを
減算した後、この減算データに乗算器で上記ステップデ
ータを乗算し、この乗算データに再び加減算器で上記第
１のデータを加算することを特徴とする請求項１記載の
非線形変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04107711A JP3091563B2 (ja) | 1992-04-27 | 1992-04-27 | 非線形変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04107711A JP3091563B2 (ja) | 1992-04-27 | 1992-04-27 | 非線形変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304481A JPH05304481A (ja) | 1993-11-16 |
| JP3091563B2 true JP3091563B2 (ja) | 2000-09-25 |
Family
ID=14466012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04107711A Expired - Fee Related JP3091563B2 (ja) | 1992-04-27 | 1992-04-27 | 非線形変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3091563B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2903986B2 (ja) * | 1993-12-22 | 1999-06-14 | 日本電気株式会社 | 波形合成方法及びその装置 |
| JPH10320524A (ja) * | 1997-05-21 | 1998-12-04 | Namco Ltd | ルックアップテーブル装置及び画像生成装置 |
-
1992
- 1992-04-27 JP JP04107711A patent/JP3091563B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05304481A (ja) | 1993-11-16 |
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