JPH06268863A

JPH06268863A - 画像データの処理方法及び処理装置

Info

Publication number: JPH06268863A
Application number: JP6014008A
Authority: JP
Inventors: Tetsuo Nakayama; 哲郎中山
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1993-01-12
Filing date: 1994-01-12
Publication date: 1994-09-22

Abstract

(57)【要約】（修正有）【目的】ＣＣＤセンサのような画像入力装置から得ら
れる画像データを処理する装置に於て、画像データの品
質を低下することなく、なるべく小さなメモリ容量で所
定の補正処理を施すことのできる画像処理方法及び装置
を提供する。【構成】画像信号を所定の位で複数のブロックに分割
して各ブロック毎に設定されたテーブルにてそのブロッ
クとそれに対応する補正定数とからその演算結果に変換
した後、各演算結果を加算することにより、元の画像デ
ータの大きさにそのまま対応するテーブルを設定した場
合に比較してテーブルの大きさを大幅に縮減することが
でき、可及的に少ないメモリ量で効率よく画像データを
補正することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データの処理方法
及び処理装置に関し、特にＣＣＤのような入力デバイス
から入力されたデータをシェーディング補正するための
画像データの処理方法及び処理装置に関するものであ
る。

【０００２】

【従来の技術】従来から、ＣＣＤのような入力デバイス
で得られた画像データからひょぅじ装置に表示するに適
したデータを得るために、図１に示すような処理をする
ことが公知である。

【０００３】即ち、ＣＣＤセンサ１により表示せんとす
る画像を表すカラー、またはモノクロームのアナログ信
号を取り出し（ステップ１）、そのアナログ信号をデジ
タル信号にＡ／Ｄ変換する（ステップ２）。通常、ＣＣ
Ｄセンサを構成する複数のＣＣＤ素子の各素子より得ら
れる画素信号の白レベルのシェーディング歪みによる誤
差を補正するために、各画素信号にシェーディング補正
を施す（ステップ３）。更に階調変換（γ補正）を行い
（ステップ４）、また必要に応じて綿密度変換（ステッ
プ５）を行い、公知のＭＴＦ（Modulation Transfer Fu
nction）補正（ステップ６）、色補正（ステップ７）を
行った後、表示装置（図示せず）または記録装置に与え
られる。

【０００４】このシェーディング補正について、少し詳
しく説明する。ＣＣＤのような画像入力デバイスから得
られる各画素信号は、図２（ａ）に示すように、ＣＣＤ
素子の特性のばらつきによる黒レベルの誤差と、シェー
ディングゆがみによる白レベルの誤差が含まれるので、
図２（ｂ）に示すように、各ＣＣＤ素子による画素信号
の黒レベルと白レベルとが均一になるように補正するこ
とが必要である。公知の１つの方法に於ては、予め各Ｃ
ＣＤ素子についての補正定数を求め、それをテーブルに
記録し、各ＣＣＤ素子から得られた原画素信号と、前記
テーブルから読み出したそのＣＣＤ素子の補正定数とか
ら演算により補正した画素信号が求められる。またその
演算を高速で行うため、各種画素信号と各種補正定数と
の各組合せに対応する補正画素信号を予め演算により求
めて別のテーブルに記録しておき、各ＣＣＤ素子より得
られた原画素信号とそれに対応する補正定数とから、前
記別のテーブルを参照して所望の補正画素信号を得る方
法がある。

【０００５】一方、各画素信号を１２ビットで表し、Ｃ
ＣＤ素子のばらつきによる黒レベルの誤差を６．２５％
またはそれより小さいとして、１２ビットのうちの上位
４位ビットを固定して、黒レベルを８ビットで表現し、
シェーディング歪みによる各ＣＣＤ素子の白レベルの誤
差を２５％またはそれより小さいとして、１２ビットの
うち上位２ビットを固定して、白レベルを１０ビットで
表現することがある。

【０００６】このような画素信号の黒レベルと白レベル
とを補正するには、

【０００７】

【数１】Ｄout＝(Ｄin−Ｄbk)×４０９６／(Ｄw＋３０７２) ただしＤout：補正後の１２ビットの画像信号Ｄin ：補正前の１２ビットの画像信号Ｄbk ：対応素子の黒レベル（８ビット）Ｄw ：対応素子の白レベル（１０ビット）

【０００８】のように演算処理すると共にこのＤoutを
その後の画像処理装置の要求する形式の値（例えば１１
ビット）に変換する。

【０００９】

【発明が解決しようとする課題】しかしながら、上記式
のうち、乗算に特に画像データＤinが１２ビット、白レ
ベルＤwが１０ビットであることから、２¹²×２¹⁰＝２
²²の組み合わせのテーブルとなり、また各データ長が１
０ビット、１１ビット、１２ビットであることからテー
ブルの各セルの大きさが２ワード（１６ビット）必要と
なる。従って、そのテーブルに必要なメモリが３２Ｍビ
ット程度と大きくなりがちであった。

【００１０】そこで、例えばシェーディング歪みによる
白レベルの誤差を６．２５％以内として白レベルを８ビ
ットで表現すればテーブルに必要なメモリが８Ｍビット
程度と低減するが、実際のシェーディング歪が６．２５
％を超えると、色むらが発生するなど画像データの品質
が著しくて低下すると云う問題があった。

【００１１】本発明は、上述したような従来技術の不都
合を解消するべく案出されたものであり、その主な目的
は、ＣＣＤセンサのような画像入力装置から得られる画
像データを処理する装置に於て、画像データの品質を低
下することなく、なるべく小さなメモリ容量で所定の補
正処理を施すことのできる画像処理方法及び装置を提供
することにある。

【００１２】

【課題を解決するための手段】このような目的は本発明
によれば、複数の画素を含む画像を表す画像データであ
って、各画素が所定数のビットの画素信号で表されるよ
うな画素データに所定の補正処理を施すための画素デー
タの処理方法であって、各画素信号についての前記所定
の補正処理のための補正定数を決める過程と、各画素信
号を、各ブロックが所定数のビットを含むように複数の
ビットブロックに分ける過程と、各画素信号の前記複数
のビットブロックの各ビットブロックで表される数と前
記画素信号について決められた前記補正定数とに所定の
演算処理を施して補正された部分データを求める過程
と、各画素信号の前記複数のビットブロックの各々につ
いて求められた前記補正された部分データを合成して補
正画素信号を求める過程とを有することを特徴とする画
像データの処理方法、及び複数の画素を含む画像を表す
画像データであって、各画素が所定数のビットの画素信
号で表されるような画像データに所定の補正処理を施す
ための画像処理装置であって、各画素信号について前記
所定の補正処理のための補正定数を決める手段と、各画
素信号を、各ブロックが所定数のビットを含むように複
数のビットブロックに分け、各ビットブロックで表され
る数と前記画素信号について決められた前記補正数とに
所定の演算処理を施して補正された部分データを求める
手段と、各画素信号の前記複数のビットブロックの各々
について求められた前記補正された部分データを合成し
て補正画素信号を求める手段とを有することを特徴とす
る画像処理装置を提供することによって達成される。

【００１３】

【作用】このように、画像データを所定の位で複数のブ
ロックに分割して各ブロック毎に設定されたテーブルに
てそのブロックとそれに対応する補正定数とからその演
算結果に変換した後、各演算結果を合成することによ
り、元の画像データの大きさにそのまま対応するテーブ
ルを設定した場合に比較してテーブルの大きさを大幅に
縮減することができる。

【００１４】

【実施例】以下に添付の図面に示された具体的な実施例
に基づいて本発明の構成を詳細に説明する。

【００１５】本発明の第１の実施例を図３を参照して説
明する。図３は、図１のシェーディング補正を実行する
ための回路の構成を示すブロック図である。

【００１６】図１のＣＣＤセンサ１のような入力装置よ
り得られる各画素信号はＡ／Ｄコンバータ２により１２
ビットの画素信号Ｄinに変換され、データバス３０を介
して減算器２１とエラー処理装置２３に与えられる。画
像処理装置には、公知のように画像データを得る前に、
各ＣＣＤ素子毎の黒レベルと白レベルとを決めるため、
規準となる黒板（入力“０”の状態）、白板から得られ
る黒信号と白信号とが測定される。この黒信号（下位８
ビット）は、データバス３０を介して、黒補正定数とし
て各ＣＣＤ素子毎にＤbk用ＳＲＡＭ２２の該ＣＣＤ素子
に割り当てられたアドレスに格納される。一方、白信号
を示す１２ビットの画素信号Ｄinは減算器２１を介して
各ＣＣＤ画素毎の黒レベルデータＤbkを減算してその下
位１０ビットが白補正定数として、各ＣＣＤ素子毎にＤ
w用ＳＲＡＭ２６の該ＣＣＤ素子に割り当てられたアド
レスに格納される。ここで、Ｄbk用ＳＲＡＭ２２、Ｄw
用ＳＲＡＭ２６は何れも２５ｋビットの容量をもつ。

【００１７】尚、黒信号、白信号の上位４位ビットがエ
ラー処理装置２３に与えられる。エラー処理装置２３
は、与えられた黒信号及び白信号を、それぞれについて
予め決められた所定の上限、及び下限レベルと比較し
て、黒信号が所定の上限レベルより高い場よし、または
白信号が所定の下限レベルより低い場合に、ＣＣＤ素子
が異常であると判定して黒エラー信号ＤＫＥＲまたは白
エラー信号ＷＥＲを発生し適当な処理を行う。この処理
は本発明とは直接関係ないので、詳しい説明を省略す
る。

【００１８】次に、処理線とする画像信号を構成する各
ＣＣＤ素子の画素信号Ｄin（１２ビット）が減算器２１
に与えられ、一方そのＣＣＤ素子の黒補正定数がＤbk用
ＳＲＡＭ２２より読み出され、減算器２１に与えられ
る。減算器２１は、前記画素信号Ｄinから黒レベルＤbk
を減算して得られる１２ビットの差信号Ｄin−Ｄbkの上
位２ビットを乗算器２４に、下位１０ビットを乗算器２
５に与える。

【００１９】乗算器２４は、減算器２１により得られる
各ＣＣＤ素子の画素信号Ｄinと黒補正定数Ｄbkとの差信
号Ｄin−Ｄbkの上位２ビットと、その素子に対応する補
正定数（１０ビット）とから第１の補正データを得る。
ここで、第１の補正データは、前記Ｄin−Ｄbkの上位２
ビットと、前記補正定数（１０ビット）とを、後述の計
算式に適用することにより求められるデータである。乗
算器２４のＥＰＲＯＭ２４ａには、前記Ｄin−Ｄbkの上
位２ビットと、前記補正定数（１０ビット）とに対応し
た前記第１の補正データ（１１ビット）がルックアップ
テーブルの形で記憶されている。

【００２０】また、乗算器２５は、前記差信号Ｄin−Ｄ
bkの下位１０ビットと、その素子に対応する補正定数
（１０ビット）とから、第２の補正データを得る。ここ
で、第２の補正データは、前記Ｄin−Ｄbkの下位１０ビ
ットと、前記補正定数（１０ビット）とを、後述の計算
式に適用することにより求められるデータである。乗算
器２５のＥＰＲＯＭ２５ａには、前記Ｄin−Ｄbkの下位
１０ビットと、前記補正定数（１０ビット）とに対応し
た前記第２の補正データ（１１ビット）がルックアップ
テーブルの形で記憶されている。

【００２１】乗算器２４、２５より得られる前記第１の
補正データと第２の補正データとは加算器２７により加
算されて１２ビットのシェーディング補正された画素信
号を出力する。

【００２２】尚、Ｄbk用ＳＲＡＭ２２とＤw用ＳＲＡＭ
２６とへのデータ書き込み、及び読み出しタイミング
は、クロックバス３１、３３を介して制御回路（図示さ
れていない）より与えられるクロック信号ＢＫＷＲ、Ｗ
ＷＲにより制御され、またそれぞれの書き込み、または
読み出しアドレスは、前記制御回路よりアドレスバス３
２を介して与えられるアドレス信号により指定される。

【００２３】ここで、乗算器２４には３２ｋビット×２
＝６４ｋビットのＥＰＲＯＭ２４ａが付設され、乗算器
２５には４Ｍビット×４＝１６ＭビットのＥＰＲＯＭ２
５ａが付設されている。ＥＰＲＯＭ２４ａには、上記減
算処理後の画像データのうちの上位２ビットと、白レベ
ル１０ビットとに対応してその乗算結果がテーブルとし
て記憶されている。即ち、ＥＰＲＯＭ２４ａへの入力は
２ビット＋１０ビット、出力は１１ビットであるからテ
ーブルの各セル幅が２ワード（１６ビット）、セル（組
み合わせ）数が２²×２¹⁰＝２¹²個となり、２¹²×１６
＝６４ｋビットの容量が必要となる。同様に、ＥＰＲＯ
Ｍ２５ａには、上記減算処理後の画像データのうちの下
位１０ビットと、白レベル１０ビットとに対応してその
乗算結果がテーブルとして記憶されている。即ち、ＥＰ
ＲＯＭ２５ａへの入力は１０ビット＋１０ビット、出力
は１１ビットであるからテーブルの各セル幅が２ワード
（１６ビット）、セル（組み合わせ）数が２¹⁰×２¹⁰＝
２²⁰個となり、２²⁰×１６＝１６Ｍビットの容量が必要
となる。

【００２４】以下に本実施例の作動要領について詳細に
説明する。

【００２５】各ＣＣＤ素子の原画像信号Ｄin（１２ビッ
ト）から補正後の画像信号Ｄout（１２ビット）を出力
する計算は上記したように、

【００２６】

【数２】Ｄout＝(Ｄin−Ｄbk)×４０９６／(Ｄw＋３０７２) であるが、Ｄin'＝Ｄin−Ｄbk、α＝４０９６／(Ｄw＋
３０７２)とすると、

【００２７】

【数３】Ｄout＝Ｄin'×α となり、これは、

【００２８】

【数４】Ｄout＝(１０２４×Ｘ＋Ｙ)×α ＝１０２４×Ｘ×α＋Ｙ×α (０≦Ｘ≦３、０≦Ｙ≦１０２３)と分離できる。即ち、
この右辺第１項のＸはＤinの上位２ビット（ブロック）
の値、第２項のＹは下位１０ビット（ブロック）の値で
あるから、この第１項と第２項とを別々に乗算した後加
算（合成）すれば良い。これらの乗算に必要なテーブル
の大きさが上記した６４ｋビットのＥＰＲＯＭ２４ａと
１６ＭビットのＥＰＲＯＭ２５ａである。

【００２９】まず、イニシャライズとして前述のように
基準となる黒及び白の画像から得られるＣＣＤの各素子
の出力から各素子の補正定数として８ビットの黒レベル
Ｄbkと１０ビットの白レベルＤwがそれぞれＳＲＡＭ２
２、２６に記憶される。

【００３０】そして、各ＣＣＤ素子から得られる原画像
信号Ｄinが減算器２１に入力されると、同時にＳＲＡＭ
２２から８ビットの黒レベルＤbkが減算器２１に入力さ
れ、Ｄin'＝Ｄin−Ｄbkの減算処理が行われ、その１２
ビットの出力Ｄin'のうちの上位２ビット（Ｘ）が乗算
器２４に入力され、下位１０ビット（Ｙ）が乗算器２５
に入力される。また、これと同時にＳＲＡＭ２６から１
０ビットの白レベルＤwが乗算器２４、２５に入力され
る。そして、乗算器２４では入力されたＤin'の上位２
ビット（Ｘ）及び白レベルＤwがＥＰＲＯＭ２４ａのテ
ーブルに照合され、その演算結果Ａ（１１ビット）が加
算器７に出力される。同様に、乗算器２５では入力され
たＤin'の下位１０ビット（Ｙ）が及び白レベルＤwがＥ
ＰＲＯＭ２５ａのテーブルに照合され、その演算結果
（１１ビット）が加算器２７に出力される。加算器２７
では乗算器２４、２５の演算結果が加算され、その結果
が外部に画像データとして出力される。

【００３１】尚、本実施例では画像データを１２ビット
とし、上位２ビットのブロックと下位１０ビットのブロ
ックとに分離したが、これに限定されるものではなく、
分割する位を任意に変更したり、３つ以上のブロックに
分割しても良いことは云うまでもない。

【００３２】次に本発明の第２の実施例について図４、
図５、図６（ａ）及び図６（ｂ）を参照して説明する。
この第２の実施例はシェーディング歪みの他、画像デー
タの線密度の変換を行うものである。以下の説明は、そ
の線密度の変換処理に関するものである。尚、ＣＣＤ素
子から得られる画像信号にシェーディング歪みの補正処
理等を施して得られた信号に対して線密度の変更処理が
施される。ここで、第１の実施例では、１２ビットの各
原画像信号について、シェーディング歪みの補正処理を
行って１２ビットの各原画像信号を得るものとして説明
した。しかし簡素化のため、本実施例の線密度変換装置
は、８ビットの画像信号よりなる画像データについて線
密度変換を行うものとして説明する。云うまでもなく以
下に説明する各種処理は１２ビットの画像信号について
も同様に適用することができる。

【００３３】図４は、画像信号の線密度を変換する装置
の行方向の処理部の構成を示すブロック図である。必要
により列方向の処理部を設けることも可能であるが、そ
の構成は行方向の処理部と同様であるのでその詳細な説
明は省略する。

【００３４】本実施例では、線密度変換の行方向の倍率
を５１％〜９９％とする。簡単のため、本実施例の原理
を行方向倍率が８０％の場合について説明する。倍率８
０％の場合、行方向の原の画素の大きさと、変換後の画
素の大きさとの関係は、図５に示すように、５つの原の
画素が、４つの変換後の画素に相当する。従って、行方
向の最初の変換画素１は、最初の原画素１と、第２の原
画素２の変換画素１にオーバラップする部分２′との和
に相当する。第２の変換画素２は、第２の原画素２から
前記のオーバラップ部分２′を除いた残りの部分２″
と、第３の原画素３の変換後画素２にオーバラップする
部分３′との和に相当する。第３の変換画素３は、第３
の原画素３から前記のオーバラップ部分３′を除いた残
りの部分３″と、第４の原画素４の変換後画素３にオー
バラップする部分４′との和に相当する。第４の変換画
素４は、第４の原画素４から前記のオーバラップ部分
４′を除いた残りの部分４″と、第５の原画素５との和
に相当する。この原画素が変換画素とオーバラップする
部分２′、３′、４′の原画素に対する比率（重み係
数）は、線密度変換倍率に従って決められる一定の割合
で順次変化する。また、第５の変換画素は、第１の変換
画素と同じ処理により得られる。

【００３５】このように、倍率８０％の場合の変換処理
は、５つの原画素を４つの変換画素に変換する処理の繰
り返しとなる。倍率が５１％〜９９％の範囲で、１％刻
みで変化する場合、各倍率に於ける各原画素と変換画素
のオーバラップ領域の原画素に対する利率、即ち重み係
数は、２１６７の異なる値の１つを取る。また、１つの
倍率に於ける、前記比率の変化、即ち重み係数の変化
は、前述のように周期的であり、倍率が決まると、それ
に対する一連の重み係数が定まる。一般的に、ｎ個の原
画素の処理の繰り返しにより各変換画素が得られるとす
ると、第１〜第ｎ−ｔｈの各原画素についての前記重み
係数を各倍率について予め定めることができる。即ち、
倍率と、処理される原画素のその１周期の中の位置が決
まると、その画素の重み係数が決まる。この１周期に同
期したクロックパルスのカウント値で示すようにする
と、重み係数は倍率とクロックパルスのカウント値によ
って決めることができる。

【００３６】次に、一般的な場合について説明する。本
実施例では、線密度の変換処理は、マトリックスに配列
された画素の行と列とに分けて演算される。まず行につ
いて考えると、４００ｄｐｉの画像データを３００ｄｐ
ｉの画像データに変換する場合、元の画素をｎ（ｎ＝１
〜４００）、その１つの画素信号を一般的にＤn、変換
後の画素をｎ′（ｎ′＝１〜３００）、その１つの画素
信号をＤn'とすると、変換後の画素の元の画素の３分の
４倍の大きさであることから、図６（ａ）または図６
（ｂ）の状態が考えられる。

【００３７】図６（ａ）の状態に於ては、変換後のデー
タＤn'は元の画素のデータＤn-2に重み係数Ｋn-2を乗じ
た値と、データＤn-1と、データＤnに重み係数Ｋnを乗
じた値とを加えたデータとして表現される。従って、

【００３８】

【数５】Ｄn'＝（１−Ｋn-2）・Ｄn-2＋Ｄn-1＋Ｋn・Ｄn

【００３９】となる。この右辺第１項（（１−Ｋn-2）
・Ｄn-2）を差分演算ラッチ３にて減算、記憶し、右辺
第２項（Ｄn-1）を画像データラッチ４１に記憶し、右
辺第３項（Ｋn・Ｄn）を乗算用ＬＵＴ４２にて演算した
後、各値を加算器４６に入力し、Ｄn'を求める。

【００４０】また、図６（ｂ）に於ては、変換後のデー
タＤn'は元の画素のデータＤn-1に重み係数Ｋn-1を乗じ
た値と、データＤnに重み係数Ｋnを乗じた値とを加えた
データとして表現される。従って、

【００４１】

【数６】Ｄn'＝（１−Ｋn-1）・Ｄn-1＋Ｋn・Ｄn

【００４２】となる。この右辺第１項（（１−Ｋn-1）
・Ｄn-1を差分演算ラッチ４３にて減算、記憶し、右辺
第２項（Ｋn・Ｄn）を乗算用ＬＵＴ４２にて演算すると
同時に加算器４６に入力し、Ｄn'を求める。

【００４３】以上の処理は図４の回路で次のようにして
実行される。係数選択用ラッチ４４に設けられているＲ
ＯＭ４４ａには、前述のように、倍率とクロックパルス
のカウント値に対応する重み係数がテーブルとして格納
されている。所定の倍率が係数洗濯用ラッチ４４に外部
から与えられ、一方画像信号の読み出しクロックに同期
したクロックパルスがデータタイミングユニット４５に
与えられる。クロックパルスのカウント値と倍率に対応
した重み係数がＲＯＭ４４ａのテーブルから読み出さ
れ、乗算用ラッチ４２に与えられる。一方、画像データ
の画素信号は順次画像データラッチ４１、差分演算ラッ
チ４３、乗算用ラッチ４２に与えられる。ここで、画像
データＤnが送られてきたとする。乗算用ラッチ４２
は、係数選択用ラッチ４４から与えられる重み係数Ｋn
と画素信号Ｄnとに対応するＤn・Ｋnの値をＲＯＭ４２
ａのテーブルから読み出しそれを保持する。また、差分
演算ラッチ４３は、画素信号Ｄnと乗算用ラッチ４２で
得られたＤn・Ｋnとの差（Ｄn−Ｄn・Ｋn）を計算して
それを保持する。一方、画像データラッチ４１には、画
素信号Ｄnが保持されている。

【００４４】本実施例に於ては、予め各倍率に於ける一
連の重み係数を定め、各重み係数と、任意の画素信号
（８ビット）の値とを入力として、その重み係数と画素
信号の値の積とを求めるルックアップテーブルが乗算用
ＬＵＴ４２のＲＯＭ４２ａに設けられている。従って、
乗算用ＬＵＴ４２にその重み係数を指定するアドレスと
画素信号の値をに揺することにより、その積が出力され
る。

【００４５】尚、倍率が５１％〜９９％の場合、実際に
は重み係数は２１６７の異なる数を取り得るが、変換画
像のＳ／Ｎ比が４８ｄｂ以上（８ビット解像度）となる
ような最適化を行うことにより、重み係数（８ビット）
を異なる適化を行うことにより、重み係数（８ビット）
を異なる２５３の値の中から選ぶようにすることができ
る。このため、ＲＯＭ４２ａは５１２ｋビットの容量が
あれば良い。

【００４６】乗算用ＬＵＴ４２で用いられる重み係数を
指定するアドレスは、係数選択用ＬＵＴ４４より与えら
れる。係数選択用ＬＵＴ４４は、入力される倍率（６ビ
ット）に応じて、その倍率に対応する一連の重み係数を
読み出すためのルックアップテーブルをもった６４ｋビ
ットのＲＯＭ４４ａを備えている。この一連の重み係数
は、データタイミングユニット４５より与えられるクロ
ック信号により、乗算用ＬＵＴ４２に各画素信号が入力
されるタイミングで順次乗算用ＬＵＴ４２に入力され
る。

【００４７】差分演算ラッチ４３には、その前の変換画
素信号Ｄnを計算するときに求められた（Ｄn-2−Ｄn-2
・Ｋn-2）が保持されている。また画像データラッチ４
１にはその前に送られてきた画素信号Ｄn-1が保持され
ている。次に画素信号Ｄnが送られてきて、乗算用ラッ
チ４２がＤn・Ｋnを求めると、これらの値、（Ｄn-2−
Ｄn-2・Ｋn-2）、Ｄn-1、Ｄn・Ｋnが加算器４６に送ら
れ、（Ｄn-2−Ｄn-2・Ｋn-2）＋Ｄn-1＋Ｄn・Ｋnが求め
られる。乗算用ラッチ４２、差分演算用ラッチ４３、画
像データラッチ４１から、それぞれが保持しているデー
タが加算器に送られるタイミングは、データタイミング
ユニット４５からのクロックパルスによって制御され
る。

【００４８】尚、図６（ａ）から明らかなように、画素
信号Ｄn-2は、その前の変換画素信号Ｄnに対しては、Ｄ
n-2・Ｋn-2が寄与し、次の変換画素信号Ｄnに対しては
（Ｄn-2−Ｄn-2・Ｋn-2）が寄与する。前述のＤn'の計
算式の第１項の（１−Ｋn-2）Ｄn-2はそれを示すもので
ある。

【００４９】データタイミングユニット４５は、クロッ
ク発生器（図示せず）からクロック信号を受けて、差分
演算ラッチ４３がその入力を加算器４６に与えるタイミ
ングを決めるクロック信号と、画像データラッチ４１が
入力された画素信号を加算器４６に与えるタイミングと
を決めるクロック信号を発生する。前述の説明から分か
るように、このタイミングは倍率と計算サイクルとによ
って決められる。データタイミングユニット４５は、入
力される倍率の値に応じて決められる各計算サイクルに
於ける前記タイミングを選択して出力する。

【００５０】例えば、原の画素と変換後の画素との位置
関係が図６（ａ）の状態であるか、図６（ｂ）の状態で
あるかは、倍率と計算サイクルとによって一義的に決め
られるので、データタイミングユニット４５は入力され
る倍率と、その計算サイクルとによりその状態を判定し
て、差分演算ラッチ４３、画像データラッチ４１に選択
されたクロック信号を与える。

【００５１】尚、加算器４６の出力は９ビットとなるの
で、これを倍率で割り算して８ビットの出力にする。

【００５２】列方向についても同様な処理が、行方向に
ついて変換された後のデータＤn'を原のデータとして行
われ、最終的に線密度が変換されたデータが外部に出力
されるようになる。

【００５３】

【発明の効果】このように本発明によれば、画像信号を
所定の位で複数のブロックに分割して各ブロック毎に設
定されたテーブルにてそのブロックとそれに対応する補
正定数とからその演算結果に変換した後、各演算結果を
加算することにより、元の画像データの大きさにそのま
ま対応するテーブルを設定した場合に比較してテーブル
の大きさを大幅に縮減することができ、可及的に少ない
メモリ量で効率よく画像データを補正することが可能と
なる。

【図面の簡単な説明】

【図１】従来技術の画像データ処理方法の処理手段を表
すフローチャートである。

【図２】（ａ）部はＣＣＤ素子により得られた原画素信
号の黒レベル及び白レベルの偏位の状態を示すグラフで
あり、（ｂ）部は原画素信号を補正して得られる黒レベ
ル及び白レベルの状態を示すグラフである。

【図３】本発明の第１の実施例に於ける画像データ処理
装置の構成を示すブロック図である。

【図４】本発明の第２の実施例に於ける画像データの線
密度変換装置の構成を示すブロック図である。

【図５】原画像データで表される画素と、線密度変換さ
れた画像データで表される画素との位置関係を示す概念
図である。

【図６】（ａ）及び（ｂ）は、図５と同様に原画像デー
タで表される画素と、線密度変換された画像データで表
される画素との位置関係を示す概念図である。

【符号の説明】

２１減算器２２黒レベル用ＳＲＡＭ２３エラー処理装置２４、２５乗算器２４ａ、２５ａＥＰＲＯＭ２６白レベル用ＳＲＡＭ２７加算器３０〜３４バス４１画像データラッチ４２乗算用ＬＵＴ４２ａＲＯＭ４３差分演算ラッチ４４係数選択用ＬＵＴ４４ａＲＯＭ４５データタイミング制御ユニット４６加算器４７割算器

Claims

【特許請求の範囲】

【請求項１】複数の画素を含む画像を表す画像デー
タであって、各画素が所定数のビットの画素信号で表さ
れるような画素データに所定の補正処理を施すための画
素データの処理方法であって、各画素信号についての前記所定の補正処理のための補正
定数を決める過程と、各画素信号を、各ブロックが所定数のビットを含むよう
に複数のビットブロックに分ける過程と、各画素信号の前記複数のビットブロックの各ビットブロ
ックで表される数と前記画素信号について決められた前
記補正定数とに所定の演算処理を施して補正された部分
データを求める過程と、各画素信号の前記複数のビットブロックの各々について
求められた前記補正された部分データを合成して補正画
素信号を求める過程とを有することを特徴とする画像デ
ータの処理方法。
【請求項２】前記所定の補正処理が、画像データの
シェーディング歪みの補正処理であることを特徴とする
請求項１に記載の画像データの処理方法。
【請求項３】複数の画素を含む画像を表す画像デー
タであって、各画素が所定数のビットの画素信号で表さ
れるような画像データに所定の補正処理を施すための画
像処理装置であって、各画素信号について前記所定の補正処理のための補正定
数を決める手段と、各画素信号を、各ブロックが所定数のビットを含むよう
に複数のビットブロックに分け、各ビットブロックで表
される数と前記画素信号について決められた前記補正数
とに所定の演算処理を施して補正された部分データを求
める手段と、各画素信号の前記複数のビットブロックの各々について
求められた前記補正された部分データを合成して補正画
素信号を求める手段とを有することを特徴とする画像処
理装置。