JPS61167990A - デ−タ補間回路 - Google Patents
デ−タ補間回路Info
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- JPS61167990A JPS61167990A JP60008689A JP868985A JPS61167990A JP S61167990 A JPS61167990 A JP S61167990A JP 60008689 A JP60008689 A JP 60008689A JP 868985 A JP868985 A JP 868985A JP S61167990 A JPS61167990 A JP S61167990A
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- Japan
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- supplied
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- Processing Of Color Television Signals (AREA)
- Controls And Circuits For Display Device (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばカラー受像機における表示される色の
均一性（ユニフォミティ）の補正に使用して好適なデー
タ補間回路に関する。
均一性（ユニフォミティ）の補正に使用して好適なデー
タ補間回路に関する。
カラー受像機のユニフォミティの補正装置として、本願
出願人は先に以下のような装置を提案した（昭和６０年
１月９日付特許順、発明の名称：ダイナミックユニフォ
ミティ補正装置、特許出願人：（２１８）ソニー株式会
社、代理人： （３３８Ｂ）伊藤貞）。
出願人は先に以下のような装置を提案した（昭和６０年
１月９日付特許順、発明の名称：ダイナミックユニフォ
ミティ補正装置、特許出願人：（２１８）ソニー株式会
社、代理人： （３３８Ｂ）伊藤貞）。
すなわち、第４図において、入力端子（ＩＲ）（ＩＧ）
（ＩＢ）にはそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ
）の三色の映像信号が供給される。これらの入力端子（
ＩＲ）〜（ＩＢ）からの信号がそれぞれ乗算器（２Ｒ）
（２Ｇ） （２Ｂ）に供給されて後述する補正信
号が乗算される。これらの乗算器（２Ｒ）〜（２Ｂ）か
らの信号がそれぞれアンプ（３Ｒ） （３Ｇ）（３Ｂ
）を通じて受像管（４）の電子銃に供給される。
（ＩＢ）にはそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ
）の三色の映像信号が供給される。これらの入力端子（
ＩＲ）〜（ＩＢ）からの信号がそれぞれ乗算器（２Ｒ）
（２Ｇ） （２Ｂ）に供給されて後述する補正信
号が乗算される。これらの乗算器（２Ｒ）〜（２Ｂ）か
らの信号がそれぞれアンプ（３Ｒ） （３Ｇ）（３Ｂ
）を通じて受像管（４）の電子銃に供給される。
それによって受像管（４）の画面には入力端子（ＩＲ）
〜（ＩＢ）に供給された映像信号に応じた画像が表示さ
れる。
〜（ＩＢ）に供給された映像信号に応じた画像が表示さ
れる。
そしてこの装置においてユニフォミティの補正が以下の
ようにして行われる。まず補正信号の測定を行う場合に
は、入力端子（ＩＲ）〜（ＩＢ）に白色を表示する信号
が供給される。これによって受像管（４）には画面の全
面に白一色の表示が行われる。
ようにして行われる。まず補正信号の測定を行う場合に
は、入力端子（ＩＲ）〜（ＩＢ）に白色を表示する信号
が供給される。これによって受像管（４）には画面の全
面に白一色の表示が行われる。
この状態で画面上の所定部にフォトセンサ（５）を押し
当て、その点の三色それぞれの発光量を測定する。この
測定された信号がアンプ及びＡＤ変換回路（６）に供給
され、変換されたデジタルデータが１０回路（７）に供
給される。
当て、その点の三色それぞれの発光量を測定する。この
測定された信号がアンプ及びＡＤ変換回路（６）に供給
され、変換されたデジタルデータが１０回路（７）に供
給される。
またＱｌはマイクロプロセッサ（ＣＰＵ）である。
さらに（ｌｌａ）はＣＰＵ（１１から導出されるアドレ
バス、同じ＜（ｌｉｄ）はデータバス、（ｌｌｃ）はコ
ントロールバスである。これらの各パスラインが１０回
路（７）に接続される。また各パスラインがシステムメ
モリ （１２）に接続される。このメモリ（１２）には
プログラム等の書込まれたリードオンリーメモリ （Ｒ
ＯＭ）及び演算中のデータ処理等を行うランダムアクセ
スメモリ （ＲＡＭ）とが設けられている。そしてこの
ＲＯＭに書込まれたプログラムに従って１０回路（７）
からのデータの処理が行われる。
バス、同じ＜（ｌｉｄ）はデータバス、（ｌｌｃ）はコ
ントロールバスである。これらの各パスラインが１０回
路（７）に接続される。また各パスラインがシステムメ
モリ （１２）に接続される。このメモリ（１２）には
プログラム等の書込まれたリードオンリーメモリ （Ｒ
ＯＭ）及び演算中のデータ処理等を行うランダムアクセ
スメモリ （ＲＡＭ）とが設けられている。そしてこの
ＲＯＭに書込まれたプログラムに従って１０回路（７）
からのデータの処理が行われる。
また映像信号の同期信号に関連したタイミング発生器（
１３）が設けられ、この発生器（１３）に各パスライン
が接続され、この発生器（１３）で形成される画面上の
走査位置に対応するアドレス信号がマルチプレクサ（Ｍ
ＰＸ）（１４）の一方の入力に供給される。このＭＰＸ
（１４）の他方の入力にはアドレスバス（ｌｌａ ）か
らＣＰＵ（１（１１で発生されたアドレス信号が供給さ
れる。またＭＰＸ（１４）はコントロールバス（ｌｌｃ
）からの制御信号にてＣＰＵ（１１によって切り換えら
れる。
１３）が設けられ、この発生器（１３）に各パスライン
が接続され、この発生器（１３）で形成される画面上の
走査位置に対応するアドレス信号がマルチプレクサ（Ｍ
ＰＸ）（１４）の一方の入力に供給される。このＭＰＸ
（１４）の他方の入力にはアドレスバス（ｌｌａ ）か
らＣＰＵ（１（１１で発生されたアドレス信号が供給さ
れる。またＭＰＸ（１４）はコントロールバス（ｌｌｃ
）からの制御信号にてＣＰＵ（１１によって切り換えら
れる。
さらにＣＰＵ（１１で処理された１０回路（７）からの
データがデータバス（ｌｉｄ）を通じてバスバッファ（
１５Ｒ） （１５Ｇ ） （１５Ｂ ）に供給され
、コントロールバス（ｌｌｃ）からの制御信号に従って
記憶される。これらのパスバッファ （１５Ｒ）〜（１
５Ｂ）からのデータがそれぞれラッチ及びＤＡ変換回路
（１６Ｒ） （１６Ｇ ） （１６Ｂ ）に供給さ
れ、変換されたアナログ信号がそれぞれ乗算器（２Ｒ）
〜（２Ｂ）に供給される。モしてＣＰＵＱＩからのデー
タが順次変更され、フォトセンサ（５）で測定される三
色の発光量がバランスするそれぞれの補正データが決定
される。
データがデータバス（ｌｉｄ）を通じてバスバッファ（
１５Ｒ） （１５Ｇ ） （１５Ｂ ）に供給され
、コントロールバス（ｌｌｃ）からの制御信号に従って
記憶される。これらのパスバッファ （１５Ｒ）〜（１
５Ｂ）からのデータがそれぞれラッチ及びＤＡ変換回路
（１６Ｒ） （１６Ｇ ） （１６Ｂ ）に供給さ
れ、変換されたアナログ信号がそれぞれ乗算器（２Ｒ）
〜（２Ｂ）に供給される。モしてＣＰＵＱＩからのデー
タが順次変更され、フォトセンサ（５）で測定される三
色の発光量がバランスするそれぞれの補正データが決定
される。
これらの決定された補正データがそれぞれパスバッファ
（１５Ｒ）〜（１５Ｂ）からメモリ （１７Ｒ）（１
７Ｇ） （１７Ｂ）に供給される。またＭＰＸ（１４
）からのアドレス信号がメモリ （１７Ｒ）〜（１７Ｂ
）に供給される。さらにコントロールバス（ｌｌｃ）か
らの制御信号がメモリ（１７Ｒ）〜（１７Ｂ）の書込み
／読出の制御端子に供給される。これによってコントロ
ールバス（ｌｌｃ）を通じてＭＰＸ（１４）をアドレス
バス（ｌｌａ）側に切り換え、メモリ（１７Ｒ）〜（１
７Ｂ）を書込状態とすることにより、ＣＰＵ（ＩＩで処
理された１０回路（７）からのデータが、メモリ（１７
Ｒ）〜（１７Ｂ）のそれぞれ所望のアドレスに書込まれ
る。
（１５Ｒ）〜（１５Ｂ）からメモリ （１７Ｒ）（１
７Ｇ） （１７Ｂ）に供給される。またＭＰＸ（１４
）からのアドレス信号がメモリ （１７Ｒ）〜（１７Ｂ
）に供給される。さらにコントロールバス（ｌｌｃ）か
らの制御信号がメモリ（１７Ｒ）〜（１７Ｂ）の書込み
／読出の制御端子に供給される。これによってコントロ
ールバス（ｌｌｃ）を通じてＭＰＸ（１４）をアドレス
バス（ｌｌａ）側に切り換え、メモリ（１７Ｒ）〜（１
７Ｂ）を書込状態とすることにより、ＣＰＵ（ＩＩで処
理された１０回路（７）からのデータが、メモリ（１７
Ｒ）〜（１７Ｂ）のそれぞれ所望のアドレスに書込まれ
る。
すなわちフォトセンサ（５）で検出された受像管（４の
画面の所定部の発光がＡＤ変換されてＣＰＵ（ＩＩに供
給され、このときの三色（ＲＧＢ）の発光がバランスす
るようにした補正信号が形成され、この補正信号がメモ
リ（１７Ｒ）〜（１７Ｂ）のそれぞれ上述の画面の所定
部に対応するアドレスに書込まれる。この書込みが、画
面上の任意に分割された各部分ごとに行われ、例えば画
面上の１００箇所の補正信号がメモリ （１７Ｒ）〜（
１７Ｂ）のそれぞれ対応するアドレスに書込まれる。
画面の所定部の発光がＡＤ変換されてＣＰＵ（ＩＩに供
給され、このときの三色（ＲＧＢ）の発光がバランスす
るようにした補正信号が形成され、この補正信号がメモ
リ（１７Ｒ）〜（１７Ｂ）のそれぞれ上述の画面の所定
部に対応するアドレスに書込まれる。この書込みが、画
面上の任意に分割された各部分ごとに行われ、例えば画
面上の１００箇所の補正信号がメモリ （１７Ｒ）〜（
１７Ｂ）のそれぞれ対応するアドレスに書込まれる。
次にこれらの書込まれた補正信号を用いて補正を行う場
合には、入力端子（ＩＲ）〜（ＩＢ）には表示される映
像信号が供給される。またこの映像信号から分離された
同期信号がタイミング発生器（１３）に供給される。さ
らにＭＰＸ（１４）が発生器（１３）側に切換えられ、
メモリ （１７Ｒ）〜（１７Ｂ）が続出状態にされる。
合には、入力端子（ＩＲ）〜（ＩＢ）には表示される映
像信号が供給される。またこの映像信号から分離された
同期信号がタイミング発生器（１３）に供給される。さ
らにＭＰＸ（１４）が発生器（１３）側に切換えられ、
メモリ （１７Ｒ）〜（１７Ｂ）が続出状態にされる。
これによってメモリ （１７Ｒ）〜（１７Ｂ）からはそ
れぞれ映像信号の偏向に従って画面上の各部分に対応す
る補正信号が続出される。これらの信号がそれぞれラッ
チ及びＤＡ変換回路（１６Ｒ）〜（１６Ｂ）に供給され
、変換されたアナログの補正信号がそれぞれ乗算器（２
Ｒ）〜（２Ｂ）に供給される。これによって表示される
色が均一化される。
れぞれ映像信号の偏向に従って画面上の各部分に対応す
る補正信号が続出される。これらの信号がそれぞれラッ
チ及びＤＡ変換回路（１６Ｒ）〜（１６Ｂ）に供給され
、変換されたアナログの補正信号がそれぞれ乗算器（２
Ｒ）〜（２Ｂ）に供給される。これによって表示される
色が均一化される。
ところでこの装置において、上述の補正量は内向を分割
した各部分ごとにその代表点で決定され記憶されている
。そこでそのように間欠に記憶されたデータを用いて補
正を行う場合には、その代表点の間の部分ではデータ補
間によるいわゆるスムージングを行う必要がある。
した各部分ごとにその代表点で決定され記憶されている
。そこでそのように間欠に記憶されたデータを用いて補
正を行う場合には、その代表点の間の部分ではデータ補
間によるいわゆるスムージングを行う必要がある。
その場合に従来の回路では、例えば一のデータと次のデ
ータの差を検出し、この差を２つのデータの間の距離で
割算し、この商を一のデータに順次加算して直線近似を
行う方法が提案されている。
ータの差を検出し、この差を２つのデータの間の距離で
割算し、この商を一のデータに順次加算して直線近似を
行う方法が提案されている。
ところがこの方法でデータ補間を行う場合、上述のよう
なデジタルデータで処理を行おうとすると、まず割算を
行う際に除数と被除数のそれぞれのビット数の和のビッ
ト数の処理が必要になり、さらにこの商を加算したデー
タをＤＡ変換する際にも上述の和のビット数のＤＡ変換
回路が必要になって、構成が極めて複雑になる。これに
対してビット数を減らして処理を行った場合には、いわ
ゆる量子化ノイズによって良好な補間を行えなくなって
しまうおそれがあった。
なデジタルデータで処理を行おうとすると、まず割算を
行う際に除数と被除数のそれぞれのビット数の和のビッ
ト数の処理が必要になり、さらにこの商を加算したデー
タをＤＡ変換する際にも上述の和のビット数のＤＡ変換
回路が必要になって、構成が極めて複雑になる。これに
対してビット数を減らして処理を行った場合には、いわ
ゆる量子化ノイズによって良好な補間を行えなくなって
しまうおそれがあった。
従来のデータ補間回路は、上述のように構成されていた
。このため処理ビット数が増えて構成が複雑になったり
、量子化ノイズによって良好な補間が行えなくなってし
まうなどの問題点があった。
。このため処理ビット数が増えて構成が複雑になったり
、量子化ノイズによって良好な補間が行えなくなってし
まうなどの問題点があった。
本発明は、間欠に記憶（メモリ （１７））されたデジ
タルデータの一のデータと次のデータとを読出し、これ
らをそれぞれＤＡ変換（回路（１６ｄ）（１６ｅ））す
ると共に、これらのＤＡ変換の変換係数を上記間欠の間
の部分でそれぞれの上記一のデータ及び次のデータの位
置までの距離に応じを制御（ＤＡ変換回路（２５） ）
Ｌ、上記ＤＡ変換された出力を加算（バンファアンプ
（２６） ） して補間データを得る（出力端子（２７
））ようにしたデータ補間回路である。
タルデータの一のデータと次のデータとを読出し、これ
らをそれぞれＤＡ変換（回路（１６ｄ）（１６ｅ））す
ると共に、これらのＤＡ変換の変換係数を上記間欠の間
の部分でそれぞれの上記一のデータ及び次のデータの位
置までの距離に応じを制御（ＤＡ変換回路（２５） ）
Ｌ、上記ＤＡ変換された出力を加算（バンファアンプ
（２６） ） して補間データを得る（出力端子（２７
））ようにしたデータ補間回路である。
この回路によれば、データ補間の処理がアナログ信号で
行われるので、処理のためにビット数を増やす必要がな
く、また量子化ノイズが発生ずるおそれもなく、極めて
良好に補間を行うことができる。
行われるので、処理のためにビット数を増やす必要がな
く、また量子化ノイズが発生ずるおそれもなく、極めて
良好に補間を行うことができる。
第１図において、タイミング発生器（１３）からのメモ
リ読出しアドレス（ＭＡ）がマルチプレクサ（２１）の
一方の入力に供給されると共に、上述のアドレス（ＭＡ
）が加算器（２２）に供給されて水平方向の１ライン分
のアドレスに相当する値αが加算されてマルチプレクサ
（２１）の他方の入力に供給される。またタイミング発
生器（１３）には同期信号に同期して水平方向の画面の
各分割ごとに形成されるクロック信号が端子（２３）を
通じて供給され、さらにこのクロック信号がマルチプレ
クサ（２１）に供給されてクロック信号の半サイクル毎
に上述の一方及び他方の入力に供給されたアドレス（Ｍ
Ａ）及び（ＭＡ＋α）が交互に取り出される。このアド
レスがメモリ （１７） （（１７Ｒ）（１７Ｇ ）
（１７Ｂ ＞ ）に供給される。
リ読出しアドレス（ＭＡ）がマルチプレクサ（２１）の
一方の入力に供給されると共に、上述のアドレス（ＭＡ
）が加算器（２２）に供給されて水平方向の１ライン分
のアドレスに相当する値αが加算されてマルチプレクサ
（２１）の他方の入力に供給される。またタイミング発
生器（１３）には同期信号に同期して水平方向の画面の
各分割ごとに形成されるクロック信号が端子（２３）を
通じて供給され、さらにこのクロック信号がマルチプレ
クサ（２１）に供給されてクロック信号の半サイクル毎
に上述の一方及び他方の入力に供給されたアドレス（Ｍ
Ａ）及び（ＭＡ＋α）が交互に取り出される。このアド
レスがメモリ （１７） （（１７Ｒ）（１７Ｇ ）
（１７Ｂ ＞ ）に供給される。
さらにメモリ （１７）から読出されたデータ（ＤＸ）
がデータラッチ回路（１６ａ ） （１６ｂ ）に供
給される。このラッチ回路（１６ａ）が上述のクロック
信号で駆動され、ここでラッチされたデータがデータラ
ッチ回路（１６ｃ）に供給される。そしてラッチ回路（
１６ｂ ） （１６ｃ ）がそれぞれクロック信号を
インバータ（２４）で反転した信号で駆動される。
がデータラッチ回路（１６ａ ） （１６ｂ ）に供
給される。このラッチ回路（１６ａ）が上述のクロック
信号で駆動され、ここでラッチされたデータがデータラ
ッチ回路（１６ｃ）に供給される。そしてラッチ回路（
１６ｂ ） （１６ｃ ）がそれぞれクロック信号を
インバータ（２４）で反転した信号で駆動される。
従って以上の回路において、端子（２３）に第２図Ａの
ようなりロック信号が供給されると、発生器（１３）か
らは同図Ｂのようなアドレス（ＭＡ）（（Ｍｌ）（Ｍ２
） ・・・〕が出力される。これによってマルチプレ
クサ（２１）からは同図Ｃにネオようにアドレス（ＭＡ
）と（ＭＡ＋α）〔図中ではＭαと表わす〕が交互に取
り出される。そしてメモリ （１７）からは同図りに示
すようにデータ（ＤＸ） （（ＤＩ） （０２）・・・
）と（ＤＸα）（（Ｄα１）（Ｄα２）・・・）とが交
互に続出される。
ようなりロック信号が供給されると、発生器（１３）か
らは同図Ｂのようなアドレス（ＭＡ）（（Ｍｌ）（Ｍ２
） ・・・〕が出力される。これによってマルチプレ
クサ（２１）からは同図Ｃにネオようにアドレス（ＭＡ
）と（ＭＡ＋α）〔図中ではＭαと表わす〕が交互に取
り出される。そしてメモリ （１７）からは同図りに示
すようにデータ（ＤＸ） （（ＤＩ） （０２）・・・
）と（ＤＸα）（（Ｄα１）（Ｄα２）・・・）とが交
互に続出される。
このデータ（ＤＸ）及び（ＤＸα）がラッチ回路（１６
ａ）に供給されて第２図Ｅに示すようにデータ（ＤＸ）
がラッチされ、さらにこのラッチ回路（１６ａ）からの
データと元のデータがランチ回路（１６ｂ ） （１
６ｃ ）に供給されて、同図ＦＣにネオようにデータ（
Ｄ Ｘ）と（ＤＸα）とが同時化されて取り出される。
ａ）に供給されて第２図Ｅに示すようにデータ（ＤＸ）
がラッチされ、さらにこのラッチ回路（１６ａ）からの
データと元のデータがランチ回路（１６ｂ ） （１
６ｃ ）に供給されて、同図ＦＣにネオようにデータ（
Ｄ Ｘ）と（ＤＸα）とが同時化されて取り出される。
これらのラッチ回路（１６ｂ）（１６ｃ）からのデータ
が変換係数が可変の乗算型ＤＡ変換回路（１６ｄ ）
（１６ｅ ）に供給される。
が変換係数が可変の乗算型ＤＡ変換回路（１６ｄ ）
（１６ｅ ）に供給される。
また発生器（１３）からの垂直方向の内向の各分割ごと
にその内の各水平ラインの順位に対応するアドレス（Ｒ
Ａ）がＤＡ変換回路（２５）に供給される。従ってこの
ＤＡ変換回路（２５）からは、例えば垂直方向の画面の
分割に含まれる水平ライン数が８本だった場合に、まず
出力端子Ｉｎからは第３図Ｂに示すように０のレベルか
ら水平ライン毎に上昇して（８−１）のレベルに達する
電流が取り出され、また反転出力端子１ｏからは第３図
Ａに示すように８のレベルから水平ライン毎に下降して
ｌのレベルに達する電流が取り出される。
にその内の各水平ラインの順位に対応するアドレス（Ｒ
Ａ）がＤＡ変換回路（２５）に供給される。従ってこの
ＤＡ変換回路（２５）からは、例えば垂直方向の画面の
分割に含まれる水平ライン数が８本だった場合に、まず
出力端子Ｉｎからは第３図Ｂに示すように０のレベルか
ら水平ライン毎に上昇して（８−１）のレベルに達する
電流が取り出され、また反転出力端子１ｏからは第３図
Ａに示すように８のレベルから水平ライン毎に下降して
ｌのレベルに達する電流が取り出される。
この出力端子１ｏからの電流がＤＡ変換回路（１６ｅ）
に供給され、出力端子Ｉｏからの電流がＤＡ変換回路（
ｌｅｄ）に供給される。
に供給され、出力端子Ｉｏからの電流がＤＡ変換回路（
ｌｅｄ）に供給される。
これによってＤＡ変換回路（１６ｄ）からは、例えば第
３図Ｃにボすような一のデータがあった場合に図中に実
線で示すような出力が取り出され、ＤＡ変換回路（１６
ｅ）からは図中の次のデータに対して破線で示すような
出力が取り出される。そしてこれらの出力がバッファア
ンプ（２６）で加算されることによって、出力端子（２
７）には図中に一点鎖線で示すように、一のデータから
次のデータまでを補間してスムージングした出力が取り
出される。
３図Ｃにボすような一のデータがあった場合に図中に実
線で示すような出力が取り出され、ＤＡ変換回路（１６
ｅ）からは図中の次のデータに対して破線で示すような
出力が取り出される。そしてこれらの出力がバッファア
ンプ（２６）で加算されることによって、出力端子（２
７）には図中に一点鎖線で示すように、一のデータから
次のデータまでを補間してスムージングした出力が取り
出される。
こうして上述の回路によれば、データ補間の処理がアナ
ログ信号で行われるので、処理のためにビット数を増や
す必要がなく、また量子化ノイスが発生するおそれもな
く、極めて良好に補間を行うことができる。
ログ信号で行われるので、処理のためにビット数を増や
す必要がなく、また量子化ノイスが発生するおそれもな
く、極めて良好に補間を行うことができる。
なお上述の回路で、水平方向のデータについては、デー
タが連続して得られるので、これらをローパスフィルタ
等に通してスムージングを行うことができる。また上述
の例では垂直方向のデータの間隔を８水平ラインとした
が、これは任慈の数での実施が可能である。
タが連続して得られるので、これらをローパスフィルタ
等に通してスムージングを行うことができる。また上述
の例では垂直方向のデータの間隔を８水平ラインとした
が、これは任慈の数での実施が可能である。
さらに上述の回路は、ユニフオミテイの補正に限らず、
いわゆる電子ビームのランディングの補正にも使用する
ことができる。また受像機の画面の補正に限らず、一般
の間欠データの補間に応用できる。
いわゆる電子ビームのランディングの補正にも使用する
ことができる。また受像機の画面の補正に限らず、一般
の間欠データの補間に応用できる。
本発明によれば、データ補間の処理がアナログ信号で行
われるので、処理のためにビット数を増やす必要がなく
、また量子化ノイズが発生するおそれもなく、極めて良
好に補間を行うことができるようになった。
われるので、処理のためにビット数を増やす必要がなく
、また量子化ノイズが発生するおそれもなく、極めて良
好に補間を行うことができるようになった。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図は従来の装置の説明のための図
である。 （２１）は入力端子、（２２） （２６）はピークホ
ールド回路を構成するアンプ、（２７）はコンデンサ、
（２９） （３７）は出力端子、（３２）はコンパレ
ータ、（３４） （３５）は微分回路を構成する素子
、（３６）はアナログスイッチである。 手続補正書 （１） 昭和６０年 ３月 １８日 ＾ ２、発明の名称 データ補間回路 （４）３、補正を
する者
を事件との関係 特許出願人
（５）ぬ 代表取締役 大 賀 典 雄 。 ４、代理人 （ ６、補正により増加する発明の数 明細書中、第４頁１０行「パスバッファ（１５Ｒ）（１
５Ｂ）Ｊとあるを「メモリ （１７Ｒ）〜（１７Ｂ）Ｊ
訂正する。 同、第６頁１８行「データ」とあるを「データ」訂正す
る。 同、第９頁２行「アドレス」とあるを「アドス」と訂正
する。 同、第１２頁ｒＤＡ変換回路（ｌｅｅ ） Ｊとあるｒ
ＤＡ変換回路（１６ｄ）Ｊと訂正する。 同、同頁１４行「回路（１６ｄ）Ｊとあるを「回（１６
ｅ）Ｊと訂正する。 同、第１３頁１１〜１５行ｒ （２１）は・・・である
、」あるを次の遺り訂正する。 （１３）はタイミング発生器、（１６ａ ） （１６
ｂ ）１６ｃ）はラッチ回路、（１６ｄ ） （１６
ｅ ）は乗型ＤＡ変換回路、（１７）はメモリ、（２１
）はルチブレクサ、（２２）は加算器、（２５）はＤ変
換回路、（２６）はバッファアンプである。」以上
説明のための図、第４図は従来の装置の説明のための図
である。 （２１）は入力端子、（２２） （２６）はピークホ
ールド回路を構成するアンプ、（２７）はコンデンサ、
（２９） （３７）は出力端子、（３２）はコンパレ
ータ、（３４） （３５）は微分回路を構成する素子
、（３６）はアナログスイッチである。 手続補正書 （１） 昭和６０年 ３月 １８日 ＾ ２、発明の名称 データ補間回路 （４）３、補正を
する者
を事件との関係 特許出願人
（５）ぬ 代表取締役 大 賀 典 雄 。 ４、代理人 （ ６、補正により増加する発明の数 明細書中、第４頁１０行「パスバッファ（１５Ｒ）（１
５Ｂ）Ｊとあるを「メモリ （１７Ｒ）〜（１７Ｂ）Ｊ
訂正する。 同、第６頁１８行「データ」とあるを「データ」訂正す
る。 同、第９頁２行「アドレス」とあるを「アドス」と訂正
する。 同、第１２頁ｒＤＡ変換回路（ｌｅｅ ） Ｊとあるｒ
ＤＡ変換回路（１６ｄ）Ｊと訂正する。 同、同頁１４行「回路（１６ｄ）Ｊとあるを「回（１６
ｅ）Ｊと訂正する。 同、第１３頁１１〜１５行ｒ （２１）は・・・である
、」あるを次の遺り訂正する。 （１３）はタイミング発生器、（１６ａ ） （１６
ｂ ）１６ｃ）はラッチ回路、（１６ｄ ） （１６
ｅ ）は乗型ＤＡ変換回路、（１７）はメモリ、（２１
）はルチブレクサ、（２２）は加算器、（２５）はＤ変
換回路、（２６）はバッファアンプである。」以上
Claims (1)
- 間欠に記憶されたデジタルデータの一のデータと次のデ
ータとを読出し、これらをそれぞれＤＡ変換すると共に
、これらのＤＡ変換の変換係数を上記間欠の間の部分で
それぞれの上記一のデータ及び次のデータの位置までの
距離に応じを制御し、上記ＤＡ変換された出力を加算し
て補間データを得るようにしたデータ補間回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008689A JPH0695268B2 (ja) | 1985-01-21 | 1985-01-21 | デ−タ補間回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008689A JPH0695268B2 (ja) | 1985-01-21 | 1985-01-21 | デ−タ補間回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61167990A true JPS61167990A (ja) | 1986-07-29 |
| JPH0695268B2 JPH0695268B2 (ja) | 1994-11-24 |
Family
ID=11699887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008689A Expired - Lifetime JPH0695268B2 (ja) | 1985-01-21 | 1985-01-21 | デ−タ補間回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695268B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351889A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu General Ltd | 投写型ディスプレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572166A (en) * | 1980-06-04 | 1982-01-07 | Ikegami Tsushinki Co Ltd | Distortion correcting circuit of pickup tube or the like |
-
1985
- 1985-01-21 JP JP60008689A patent/JPH0695268B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572166A (en) * | 1980-06-04 | 1982-01-07 | Ikegami Tsushinki Co Ltd | Distortion correcting circuit of pickup tube or the like |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351889A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu General Ltd | 投写型ディスプレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695268B2 (ja) | 1994-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |