JP2880724B2 - 実時間データ処理回路の遅延合せ装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば放送機器として使用される画像処
理装置に用いられる実時間データ処理回路の遅延合せ装
置に関する。

（従来の技術） 最近、各種の映像効果を得ることができる放送機器と
してデジタル画像処理装置が開発されている。

映像信号の処理目的としては A.画質補正…γ補正，色補正，ノイズリデユース B.映像効果…ディゾルブ，スーパー，ワイプ，画像縮
小，拡大，回転，クロマキー C.映像処理…輝度色分離 などがある。

従来の画像処理装置によると、上記各信号処理を行な
う場合は、それぞれの目的に応じた専用のユニットが作
成されている。従って、１つの目的の信号処理を行なう
ために１つのユニットが対応される。この結果、放送局
においては、特定の処理項目が増えるとそれだけユニッ
ト数も多くなり、装置全体としては大掛りなものとな
る。更に、ユニット数が増えると、装置の設計，保守、
ユニットの組合わせによる処理機能の実現には多大の労
力が必要となる。

そこで、複数の中央演算処理装置（以下CPUと記す）
と、プログラマブルなネットワークを組み合せて、CPU
のプログラムを切換えることにより、処理機能を自由に
切換えられるファンクションユニットが提案されてい
る。そして、ファンクションユニットを更に縦列接続す
ることにより、更に各種の映像効果を持った処理を実現
するシステムが提案されている。

（発明が解決しようとする課題） しかし、ファンクションユニットを複数縦列接続しフ
ァンクションブロックを構成し、さらにこのようなブロ
ックを複数縦列接続した場合、信号の遅延量が問題とな
る。すなわち、映像効果を切換えるためにファンクショ
ンユニットの信号処理内容を切換えた場合（プログラム
による）、ファンクションユニットの入力から出力まで
の遅延量が異なってくる場合がある。そこでこのファン
クションユニットに他のファンクションユニットを縦列
接続していた場合、このユニットでは合成する信号間に
ずれが生じ、データの破壊を生じることがある。このよ
うな信号のずれ（非同期）を修正するために、プログラ
ムを切換える毎（映像効果を切換える毎）に各ファンク
ションユニットを調整していたのでは、実時間のデータ
処理としては好ましくない。

そこでこの発明は、実時間処理に好適し、ファンクシ
ョンユニットの信号処理内容を切換えて信号経路等が切
換えられても，ブロック単位では常に同一の遅延量を得
ることができ、全体の信号処理装置を構築するのに遅延
量のずれの障害を生じることのない実時間データ処理回
路の遅延合せ装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、複数の入力端子及び複数の出力端子を有
し、前記入力端子と前記出力端子との接続状態を任意に
切り換え接続することができ、前記複数の入力端子の内
の一部の入力端子には外部から映像信号が供給されるネ
ットワーク部と、前記複数の出力端子の内の幾つかにそ
れぞれの２入力部が接続され、出力部が前記ネットワー
ク部の複数の入力端子の内の他部の入力端子に接続さ
れ、与えられるプログラムに従って演算処理を行う複数
のプログラマブル演算処理部と、前記ネットワーク部の
前記複数の入力端子と前記複数の出力端子との接続状態
を選択することにより前記複数のプログラマブル演算処
理部を縦列接続した状態とし、またそれぞれのプログラ
マブル演算処理部にその信号処理内容を決めるプログラ
ムを与えて各プログラム演算処理部で映像信号を順次処
理するように構築することで縦列接続状態となる複数の
ファンクションブロックと、前記複数のファンクション
ブロックのそれぞれの信号経路にそれぞれ組み込まれた
ディレイ回路と、各ファンクションブロックを見た場
合、各ファンクションブロック内の前記プログラマブル
演算処理部の信号処理内容に応じて、各ファンクション
ブロックの入力部から出力部までの信号処理に伴う遅延
時間が変化しないように、信号処理内容に応じて予め用
意している追加遅延量データにより各ファンクションブ
ロック内の前記ディレイ回路を調整し、前記遅延時間を
常に一定に維持する手段とを備えるものである。

（作用） 上記の手段により、ファンクションブロックがどのよ
うな信号処理内容に切換えられても（プログラムが切換
えられても）、その入力と出力までの遅延量は同じであ
るために、更に各ファンクションブロックを縦列接続し
てデータ処理機能を実現する場合にも，各ファンクショ
ンブロックの出力には遅延時間による支障が生じなくな
り、全体の装置を見ても、信号間の時間的ずれは各ファ
ンクションブロック毎に吸収されている。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例を示す。この発明は、プ
ログラマブルにデータ処理機能を切換えることができる
ファンクションユニットを、多数縦列接続して、希望す
る内容の映像信号処理を行なう場合、各ファンクション
ユニットに対してデータ処理のためのプログラムを与え
るシステムである。ここで、データ処理内容（つまりプ
ログラム内容）を切換えれば、映像効果の内容を自由に
変更することができる。

第１図では、ファンクションユニットFU1〜FU12が縦
列接続された例を示している。個々のファンクションユ
ニットは、それぞれ与えられるプログラムの内容により
指定されたデータ処理機能を構築することができる。図
の例では、ファンクションユニットFU1は、色補正機能
を設定されている。またファンクションユニットFU2〜F
U4は、特殊効果処理（デジタル・ピクチャー・エフェク
ト:DPE）機能を担当するように設定されている。DPE処
理としては、画像拡大，縮小，回転等がある。FU2〜FU4
は、それぞれが例えば輝度（Ｙ）、色差信号（Ｒ−
Ｙ）、（Ｂ−Ｙ）の縮小等の処理を行なうのに利用され
る。ファンクションユニットFU5には、映像の入替えを
次第に行なうためのワイプ処理、あるいは特殊効果（DP
E）処理機能を選択的に構築することができる。処理内
容を切換えるには、プログラムの内容が切換えられる。
同様に、ファンクションユニットFU6は、ワイプ（WIP
E）,DPE,混合（MIX），非加算合成（NAM）処理機能をプ
ログラムの切換えにより選択的に構築することができ
る。

混合（MIX）処理は、２つの入力画像データを領域区
分に対して挿入する処理である。また、非加算合成（NA
M）は、輝度レベルに着目して、２つの入力画像データ
のうち、レベルの高い方を選択して導出する処理であ
る。

ここで、ファンクションユニットFU2〜FU6は、ミキサ
（MK1）、つまりファンクションブロックFB2として定義
されている。なお、先のファンクションユニットFU1
は、１つのユニットで色補正機能を持つが、ファンクシ
ョンブロックFB1として定義されている。

ファンクションユニットFU7は、混合（MIX）、ワイプ
（WIPE）、非加算合成（NAM）処理機能を選択的に構築
することができる。ファンクションユニットFU8は、ク
ロマキー（Ｃ−KEY）処理機能を構築するユニットであ
る。クロマキーは、クロマ成分に着目して、例えばブル
ーの背景部分では、第２の入力画像データを選択して導
出する処理を行なう。ファンクションユニットFU7とFU8
とは、ミキサ（MK2）にファンクションブロックFB3とし
て内蔵（定義）されている。

ファンクションユニットFU9は、混合（MIX）、非加算
合成（NAM）、ワイプ（WIPE）処理機能を選択的に構築
することができる。このファンクションユニットFU9〜F
U12は、ミキサ（MK1、MK2）の出力の、分配出力（ダウ
ンストリーム）部DSとして利用され、ファンクションユ
ニットFU9は、ファンクションブロックFB4として定義さ
れている。次に、ファンクションユニットFU10、FU11
は、エッジスーパー発生（ESG）機能を構築することが
でき、ファンクションブロックFB5として定義されてい
る。そして、ファンクションユニットFU12は、最終的な
出力分配部として利用され、ファンクションブロックFB
6として定義されている。

上記したように、このシステムは、個々のファンクシ
ョンユニットのプログラムを切換えることにより、種々
の映像効果を持たせることができる。

しかし、プログラムが切替わった場合、ファンクショ
ンユニットの内部で信号処理の手順及び経路が変化する
ために、処理内容によりファンクションユニットの入力
部と出力部間の遅延時間が異なる。このように、処理内
容により遅延時間がずれると、第１図に示す複合処理装
置全体の入力部と出力部の信号の位相関係の予測が困難
となる。また、途中のファンクションユニットにおい
て、２つの映像データを合成しようとしても、位相ずれ
があると正常な処理を得られない。

そこで、このシステムでは、上記システムをファンク
ションブロックFB1〜FB6を定義して、１つのファンクシ
ョンブロックにおいては、その内部のデータ処理内容が
どのように切替わっても、該ファンクションブロックの
入力部から出力部までの遅延量が常に同じになるように
調整されている。従って、各ファンクションユニット
は、これに機能設定のためのプログラムが設定される
と、その遅延量がデータにより自動的に決定されるよう
になされている。

第２図は、上記各ファンクションブロックFB2〜FB6に
入力する信号の種類と、出力する信号を示し、各信号は
その遅延量をも表わしている。

即ち、ｔ（０）はファンクションブロックFB1に入力
する信号であり遅延量零を意味している。ｔ（CC）は、
ファンクションブロックFB1のブロックの入力部と出力
間の遅延量を意味している。ｔ（MK1）は、ファンクシ
ョンブロックFB1の出力信号と、このブロックの入力部
と出力部間の遅延量を意味する。ｔ（MK2）は、ファン
クションブロックFB2の出力信号と、このブロックの入
力部と出力部間の遅延量を意味する。ｔ（DS）は、ファ
ンクションブロックFB3の出力信号と、このブロックの
入力部と出力部間の遅延量を意味する。ｔ（EGS）は、
ファンクションブロックFB4の出力信号と、このブロッ
クの入力部と出力部間の遅延量を意味する。

第３図は、上記したファンクションブロックFB1〜FB6
の各遅延量D1〜D6と、各ファンクションブロックで、そ
の機能が設定された場合、各機能を構築したときの遅延
量を示している。

ファンクションブロックFB1では、色補正処理を行な
うのにｔ（CC）の遅延量がある。また、ファンクション
ブロックFB2では、入力から出力までの遅延量として、
ｔ（MK1）が設定されている。このファンクションブロ
ックFB2では、プログラムに切換えによりWIPE,DPE,ある
いはNAMの処理機能を構築することができるが、図に矢
印で示している区間は、各処理機能を実現した場合の遅
延量を示している。しかし、これらの遅延量は、遅延量
ｔ（MK1）よりも小さい量である。したがって、ファン
クションブロックFB2において、どのような処理が行わ
れても入力と出力間の遅延量ｔ（MK1）を確保するに
は、WIPE,DPE,あるいはNAMの各遅延量に対して、それぞ
れ遅延量ｔ（wk1）、ｔ（d1）、ｔ（na1）を追加する必
要がある。これらの遅延量は、ファンクションブロック
FB2内容の各ファンクションユニットFU2〜FU6において
任意に確保される。遅延量ｔ（wk1）、ｔ（d1）、ｔ（n
a1）は、それぞれプログラムが切替わったときに、ファ
ンクションユニット内部のディレーラインにその遅延量
を設定するデータが与えられる。このディレーラインの
位置及びファンクションユニットの具体的構成について
は後述する。ファンクションブロックFB3においても、
全体としては、ｔ（MK2）の遅延量を確保する必要があ
る。しかし、プログラムが切換えられてプログラムに応
じた各処理機能が実現されるとそれぞれ、処理時間が異
なる。すなわち、図に示すようにWIPE、クロマキー（Ｃ
−KEY）、NAMの各機能が働く場合、必要とする時間が異
なる。そこで、このファンクションブロックFB3におい
ても、全体としてｔ（MK2）の遅延量を確保するため
に、各処理機能が構築された場合に、ｔ（mk2）、ｔ（c
2）、ｔ（na2）の遅延量が追加される。

ファンクションブロックFB4、FB5、FB6では、それぞ
れ実際に必要とする遅延量（矢印）に対してそれぞれ追
加の遅延量ｔ（ds）、ｔ（es）、ｔ（o1）が付加されて
いる。しかし、この遅延量ｔ（ds）、ｔ（es）、ｔ（o
1）は、原理的には不要であるが、複数の入力信号間
（第２図（Ｃ），（Ｄ），（Ｅ）参照）に時間ずれが生
じたような場合に、調整を図り易いように設定されてい
る。

上記したように、この実施例によると、ファンクショ
ンユニットの少なくとも１つあるいは同様な第2,第３…
のファンクションユニットを縦列接続してファンクショ
ンブロックを構成し、このファンクションブロックとほ
ぼ同様な第2,第３…のファンクションブロックを縦列接
続してデータ複合処理装置を構成し、ファンクションブ
ロックの１つを見た場合、そのファンクションブロック
における各ユニットの２入力または１入力処理を含むデ
ータ処理内容が切換えられた場合、このファンクション
ブロックの入力部から出力部までの信号遅延時間が常に
一定となるように，最も大きな遅延量を伴うデータ処理
の遅延量に，他のデータ処理時における遅延量を調整
し，複数のファンクションブロックの総合遅延量が信号
処理内容に応じて変化しないように構成している。

なお、第３図において追加遅延量を確保するには、矢
印区間におけるデータ処理の前に確保しているように示
しているが、必ずしもデータ処理の前に確保する必要は
なくデータ処理の後でも良い。

上記の説明は、映像データ処理に関する遅延量につい
て説明した。

しかし、各ファンクションブロックFB1〜FB6に対して
は、水平同期信号、垂直同期信号、及び遅延量を確保す
るために利用されるディレーラインやフレームメモリに
対するフレーム同期信号のタイミングを示すシステム同
期信号（SHD,SVD,SFD）を与える必要がある。さらにシ
ステム同期信号を各ファンクションユニットに与える場
合、上記した各ファンクションブロックでの遅延量を考
慮して与える必要がある。

システム同期信号は、第１図に示すように同期発生器
SYNC−Ｇにより発生されて、各ファンクションユニット
に対して適切なタイミングに設定されて供給される。ま
た、各ファンクションユニットには、そのデータ処理機
能を構築するためにホストコンピュータHCPUからプログ
ラムが与えられる。

今、各ファンクションユニットに与えられるプログラ
ムが、映像信号のブランキング期間ではその処理動作を
停止するように構成されているとする。すると、１つの
ファンクションブロックの中においても、先頭のファン
クションユニットと最終段のファンクションユニットと
の間では、映像信号間に処理時間の遅れによりずれが生
じる。

第４図は、例えば水平ブランキング期間における先頭
のファンクションユニットと最終段のファンクションユ
ニットとのデータ処理の終了時点t1とt2の例を示してい
る。このように、同じファンクションブロックの中で、
先頭のファンクションユニットと最終段のファンクショ
ンユニットとの間で、データ処理終了時点にずれがある
と、通常の水平同期信号のタイミングでシステム水平同
期信号を与えると、最終段のファンクションユニットの
データ処理が未完成となる。そこで、このシステムで
は、水平ブランキング期間HBLの後方の位相に設定して
いる。今、画像データが約14.3MHzでサンプルされたデ
ータであるとすると、水平ブランキング期間HBLは、160
クロック分あるが、このシステムでは、水平ブランキン
グ期間HBLとシステム水平同期信号SHDの後縁とが一致す
るようにし、システム水平同期信号SHDを60クロック分
として狭くしている。すると、100クロック分の後れを
吸収できることになる。

また、一方、垂直同期信号に関しては、ファンクショ
ンブロック単位で遅延ずれを見て、それぞれのファンク
ションブロックで遅延を合せて最後のファンクションブ
ロックFB6でライン単位で調整している。

第５図（ａ）は、第１図で示したファンクションユニ
ットの１つを概略的に示している。

ネットワーク部20は、IN〜INの32の入力部を有す
る。各入力部はそれぞれ17ビットである。たとえば入力
部INと，INには外部からデジタル映像信号A1とB1と
がそれぞれ供給される。また、ネットワーク部20は、
OUT〜OUTの48の出力部を有する。各出力部はそれぞれ
17ビットである。そして、第17番目の出力部OUTから
第48番目の出力部OUTは、２つずつまとめられ各ペア
は、それぞれ対応するプログラマブル演算処理部21（0
1）〜21（16）に接続される。そして、各プログラマブ
ル演算処理部21（01）〜21（16）の各出力部は、ネット
ワーク部20の第17番目の入力部IN〜第32番目の入力部
INにそれぞれ接続されている。

ネットワーク部20の出力部OUT〜OUTは、最終的な
出力映像信号を取出すためあるいは次段の同様なネット
ワーク部に該出力映像信号を供給するために利用され
る。

ホスト制御部22（ホストコンピュータHCPUに対応）
は、システム全体の動作を決定するための制御部でる。

第５図（ｂ）は、上記のシステムで扱われる入力デジ
タル映像信号形式を示している。入力デジタル映像信号
は、１ワードが17ビットであり、そのうち１ビットが同
期識別フラッグとして利用され、残りの16ビットが映像
データあるいは同期信号（水平同期信号，垂直同期信
号）のデータである。同期識別フラッグが“1"のときは
残りの16ビットが同期データであり、“0"のときは残り
の16ビットが映像データである。

ネットワーク部20は、例えば９個のLSIが１つのボー
ドに設けられて構成され、全体ではマトリックス回路を
構成している。17ビットの各入力部及び出力部は、それ
ぞれ各LSIに２ビットづつ割当てられ、１つのLSIへの配
線接続を容易にしている。さらに、このネットワーク部
20にはマットリックス回路を制御するためにネットワー
ク制御部も内蔵されている。このネットワーク制御部
は、ホスト制御部22からの指令信号により、マトリック
ス回路の接続形態をプログラマブルに切換えることがで
きる。

第６図は、演算処理部の１つ例えば演算処理部21（0
1）を取出して示している。この演算処理部21（01）
は、LSI構成である。

ネットワーク部20は、その制御状態により、演算処理
部21（01）に対して、前記外部からのデジタル映像信号
A1,B1あるいは他の演算処理部から帰還された映像信号
をペアでこの演算処理部21（01）に供給することができ
る。また、ネットワーク部20は、その制御状態により、
演算処理部21（01）に対して、１つの映像信号のみを供
給することもできる。

以下、演算処理部21（01）に入力されるデジタル映像
信号をA2,B2として説明する。なお、ここで言う映像信
号とは、第５図（ｂ）で示したフォーマットで映像信号
部分および映像同期部分（水平及び垂直同期信号）がデ
ジタル化されたものである。

演算処理部21（01）は、映像信号A2,B2が供給される
２つの入力部を有する。２つの入力部は、それぞれ同期
分離部31Aと31Bに接続されている。

同期分離部31A,31Bで分離された映像同期信号及び第
５図（ｂ）で示した１ビットの同期識別フラッグは、シ
ーケンサ37に入力される。シーケンサ37は、いずれか一
方の同期識別フラッグ及び映像同期信号を基準にして、
演算処理部21（01）の動作シーケンスを決定する。この
動作シーケンスは、図示していないが、別途設けられた
システムクロック発生部からのシステム同期信号により
決定されてもよい。またシーケンサ37は、映像信号A2,B
2の同期識別フラッグ及び映像同期信号を参照して、映
像信号A2,B2の処理時間調整を行なう。

映像信号A2とB2の演算処理部21（01）に入力するタイ
ミングを調整する必要が生じた場合、シーケンサ37から
ディレイ回路61あるいは62に遅延量制御信号が供給され
る。これによりディレイ回路61あるいは62は、映像信号
A2を遅延して出力し演算処理部21（01）に供給する。映
像信号A2とB2との入力時間差は、信号処理系統が構築さ
れたあとの調整段階で、予め計測されている。ディレイ
回路62は微小な時間差を調整するために利用され、LSI
内部に設けられている。ディレイ回路61は、ディレイ回
路62では遅延量が不足するような大きな時間差があると
きに利用される。

上記のディレイ回路61や62が第２図で説明した追加遅
延量を確保するために利用される。

また、シーケンサー37の制御信号出力端子は、演算処
理部21（01）内部の各回路ブロックに接続されている。

同期分離部31A、31Bで分離された16ビットの映像デー
タ出力部は、相互に乗算部32及び演算部33に接続されて
いる。乗算部32は、２つの入力映像データ同士を乗算し
たり、あるは片方の映像データに定数や可変値を乗算す
ることができる。また演算部33は、２つの入力映像デー
タを加算，減算処理したり、あるいは一方の映像データ
に対してある値を加算あるいは減算したり、更にはある
値と比較してその結果を得ることができる。

乗算部32と演算部33の出力は、互いの一方の入力部に
供給されることができる。また乗算部32と演算部33の出
力部は、切換え部34に接続されている。

切換え部34は、いずれか一方の入力を選択して出力
し、この出力は、同期付加部35に供給される。同期付加
部35は、出力映像データに同期識別フラッグを付加した
り、あるいは出力を停止したりすることができる。１ビ
ットの同期識別フラッグが、“1"であるときは、残りの
16ビットは予めわかっている同期データ（水平あるいは
垂直同期信号）であるから、この同期付加部35で自動的
に発生することができいる。切換え部34及び同期付加部
35の動作もシーケンサ37からのコントロールパルスによ
り制御される。

同期信号処理部36は、シーケンサ37からのタイミング
パルスに基づいて、この演算処理部21（01）の最終的な
出力が第５図の（ｂ）に示したような17ビットのデータ
となるように同期識別フラッグを作成し、同期付加部35
に供給する。同期信号処理部36は、乗算部32あるいは演
算部33において処理された映像データが、切換え部34を
介して出力されるタイミングに合せて、１ビットの同期
識別フラッグを適切に作成して出力する回路である。

アドレス発生部38は、例えば、演算処理部21（01）で
処理される映像信号に同期して、外部データメモリ（画
像メモリ）をアクセスする場合にアドレスを発生する回
路である。したがって、アドレス発生部38は、シーケン
サ37からのタイミングパルスに同期して動作する。アド
レス発生部38は、例えば外部データメモリからの映像信
号をこの演算処理部21（01）に取込む場合、あるいはこ
の演算処理部21（01）からの出力映像信号を外部データ
メモリに書込む場合に、該外部データメモリをアクセス
する。アドレス発生部38は、例えば演算処理部21（01）
からの映像信号が外部データメモリに書込まれる場合、
特殊効果（画像縮小，画像拡大等）を得るためのアドレ
スを生成することができる。

上記した外部データメモリ（１フィールド分）は、第
２図で説明した追加遅延量を確保する場合にも利用され
る。

なお、上記の説明では、演算処理部に入力される信号
としては映像信号A1やB2であるとして説明したが、演算
処理部21（01）のアドレス発生部38には、外部のデータ
メモリから特殊効果を得るための画像アドレスデータの
初期値が入力される場合もある。また別の例としては、
他の演算処理部で演算処理された画像アドレスデータ
が、演算処理部21（01）の入力部を介して、さらに乗算
部32あるいは演算部33を通り切換え部34を介してアドレ
ス発生部38に入力されてもよい。アドレスデータが入力
したか否かの判定は、例えばシーケンサ37に映像同期信
号が入力した時点以降の所定期間にアドレスデータが存
在するものとして取決めをしていれば、アドレスデータ
が到来したときにそのデータをアドレス発生部38に取込
むことができる。また、アドレス発生部38には、外部プ
ログラムメモリからシーケンサ37を介して初期値を与え
たり、乗算部32,あるいは演算部33からも画像アドレス
データを与えることもできる。さらに、シーケンサ37の
プログラムにより、演算処理部21（01）全体をアドレス
発生専用として用いることもできる。これは、図には示
していないが、各回路ブロックの間には全てゲート回路
が設けられており、シーケンサ37からの制御信号により
該ゲート回路がオンまたはオフ制御されるように構成さ
れているからである。

更にこの演算処理部21（01）の内部には、コントロー
ルメモリ41も内蔵されている。コントロールメモリ41
は、シーケンサ37からの制御信号により制御されて、外
部プログラムメモリからのコントロールデータ（制御信
号）を格納することができる。コントロールメモリ41
は、乗算部32,演算部33,切換え部34,同期信号処理部36,
アドレス発生部38を制御するための各基本命令を事前に
格納するためのものである。映像信号処理を行なう場
合、処理内容によっては、プログラムを変更しなくて良
い場合がある。予め決まっている固定の演算を繰返し行
なう場合、システムクロック周期の単位で、外部プログ
ラムメモリから乗算プログラムを読み出すように設計す
ると、外部プログラムメモリの記憶領域が多く必要とな
る。そこで、各回路ブロックに対する予め決まっている
命令が、コントロールメモリ41に格納されており、プロ
グラム読出し時間の削減が図られている。コントロール
メモリ41に格納された命令を実行させる場合には、シー
ケンサ37の制御信号により、各乗算部32あるいは演算部
33に対する命令がコントロールメモリ41に格納し終わっ
た時点で一斉にロードされる。予め決まっている処理と
しては、その他、例えばアドレス発生部38におけるアド
レス発生処理がある。その処理は、例えば同期信号が到
来したときに、発生しているアドレスを初期値に戻し、
次の同期信号が到来するまでにインクリメントする処理
である。

演算処理部21（01）の内部にはさらにホストインター
フェース（ホストI/O）42が内蔵されている。このホス
トI/O42は、演算処理部21（01）と外部ホスト制御部22
との間のデータの経路を構成している。ホスト制御部22
は、例えばシステム全体の機能を決める場合、その機能
を実現するためのプログラムを、ホストI/O42,シーケン
サ37を通じて、外部メモリ（プログラムメモリ）に格納
することができる。また、映像信号処理に必要なパラメ
ータを変更する必要が生じた場合も、ホスト制御部22か
らホストI/O42,シーケンサ37を通して外部メモリに格納
することができる。また、このホストI/O42の内部のレ
ジスタ自体にデータやパラグラフや命令を格納すること
もできる。

さらに演算処理部21（01）の内部には、例えば予め決
まっている複数の乗数を格納するためのレジスタ部44が
設けられている。レジスタ部44には、外部メモリから乗
数を格納することができる。このレジスタ部44の出力
は、演算部33から切換え部34にフラッグが供給されたと
きに、該切換え部34を介して出力される。

以上、演算処理部21（01）の構成及び機能について説
明したが、他の演算処理部21（02）〜21（16）も全く同
様な構成であり、実行されるプログラムに応じて各種の
機能を発揮することができる。

この発明における基本要素となるファンクションユニ
ットは上記したように構成されている。

第７図は、上記のファンクションユニットを用いて、
映像信号の合成を行なう場合の例を示している。

この場合、ネットワーク部20は、演算処理部21（01）
から21（03）までの接続形態を第７図（ｂ）に示すよう
に設定する。外部映像信号A1は、演算処理部21（01）に
入力されα倍され、映像信号B1は演算処理部21（02）に
供給され（１−α）倍される。各演算処理部21（01）、
21（02）の出力は、演算処理部21（03）で加算される。
各演算処理部21（01）、21（02）、21（03）の内部に
は、第６図で説明した回路ブロックがそれぞれ内蔵され
ているが、上記合成処理が行われる場合は、演算処理部
21（01）、21（02）内では乗算部が利用され、演算処理
部21（03）内で演算部が利用される。第７図（ａ）は、
上記の合成処理を行なうために基本ブロックであり、同
図（ｂ）は合成回路を形成した場合のネットワーク部20
の接続パターンを示している。

ネットワーク部20及び演算処理部21（01）〜21（16）
は、映像信号処理目的に応じて各種の接続形態に切替わ
ることができる。

第８図は、第５図に示した装置を用いて、実現した色
補正系統を示している。

入力輝度信号Ｙ′と色信号Ｃ′とは、ネットワーク部
20を介して演算処理部21（01）、21（02）に入力され
る。演算処理部21（01）、21（02）ではマトリックス演
算が行われ、つまり演算処理部21（01）と21（02）とで
は輝度信号Ｙ′と色信号Ｃ′とを乗算することにより
Ｒ′信号を得ている。また、演算処理部21（02）では輝
度信号Ｙ′と色信号Ｃ′とを乗算することによりＲ′と
Ｂ′の混合信号Ｒ′/B′を得ている。演算処理部21（0
1）からのＲ′信号は、演算処理部21（03）においてさ
らに色信号Ｃ′と乗算される。これにより演算処理部21
（03）からは、Ｇ′信号が得られる。演算処理部21（0
5）と21（06）とでは、それぞれＲ′,B′信号が分離さ
れる。

Ｇ′,R′,B′信号は、それぞれ、演算処理部21（0
4）、21（05）、21（06）において係数乗算などが施さ
れ、カラー補正が行われる。演算処理部21（07）、21
（08）は、演算処理部21（04）、21（05）、21（06）か
らの３原色信号を合成して輝度信号Ｙを得る部分であ
る。演算処理部21（10）では、輝度信号ＹとＲ′信号と
が合成されて色差信号（Ｒ−Ｙ）信号が作られ、演算処
理部21（11）では、輝度信号ＹとＢ′信号とが合成され
て色差信号（Ｂ−Ｙ）信号が作られる。輝度信号Ｙは、
演算処理部21（09）で利得制御されて導出される。演算
処理部21（12）〜21（15）では、（Ｒ−Ｙ）信号と（Ｂ
−Ｙ）信号との配列が調整され、また彩度，色相の調整
が成され、フィルタ21（16）で合成されて色信号Ｃとし
て導出される。

輝度信号Ｙ′と色信号Ｃ′のデータ配列関係は、色差
信号（Ｒ′−Ｙ′）と（Ｂ′−Ｙ′）とは時間的にずれ
て交互に入力する。したがって、初段の演算処理部21
（01）と21（02）とは、１クロックの１周期おきに入力
色信号Ｃを取込むことになる。これにより演算処理部21
（02）からはＲ′/B′信号が導出される。

第９図は、上記の色補正系統を得るためにネットワー
ク部20が切換えられた状態を示している。第５図、第８
図と同一部分には同じ符号を付している。

上記したように、複数のデータを各演算処理部でプロ
グラムに従って処理する場合、演算処理部に入力する２
つのデータ間に時間調整を行なう必要が生じた場合、シ
ーケンサ37は、ディレイ回路60に対して遅延量を調整す
るための制御信号を与えることができる。

［発明の効果］ 以上説明したようにこの発明は、実時間処理に好適
し，ファンクションユニットの信号処理内容を切換えて
信号経路などが切換えられても、ファンクションブロッ
ク単位では常に同一の遅延量を得ることができ、全体の
信号処理機能を構築するのに遅延量のずれの障害を生じ
ることがない実時間データ処理回路の遅延合せ装置を得
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す説明図、第２図は第
１図の各ファンクションブロックにおける入出力信号説
明図、第３図は各ファンクションブロックにおける遅延
量説明図、第４図はこの発明の装置におけるシステム同
期信号の説明図、第５図はファンクションユニットの構
成とデータフォーマットを説明するために示した図、第
６図は第５図のプログラマブル演算処理部の構成例を示
す図、第７図乃至第９図はそれぞれファンクションユニ
ットにより構築された信号経路の例を示す説明図であ
る。 FU1〜FU12……ファンクションユニット、FB1〜FB6……
ファンクションブロック、SYNC−Ｇ……同期信号発生
器、HCPU……ホストコンピュータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 八木 伸行 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 矢島 亮一 東京都世田谷区砧１丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 佐々木 信之 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 久保 克己 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 小暮 勝 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (56)参考文献 特開 昭62−105582（ＪＰ，Ａ) 特開 昭54−34617（ＪＰ，Ａ) 特開 昭58−197561（ＪＰ，Ａ) 特開 昭55−6601（ＪＰ，Ａ) 社団法人情報処理学会 新版情報処理 ハンドブック 株式会社オーム社 昭和 55年３月30日 第795〜809頁，第860頁 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/262 - 5/28

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の入力端子及び複数の出力端子を有
   し、前記入力端子と前記出力端子との接続状態を任意に
   切り換え接続することができ、前記複数の入力端子の内
   の一部の入力端子には外部から映像信号が供給されるネ
   ットワーク部と、 前記複数の出力端子の内の幾つかにそれぞれの２入力部
   が接続され、出力部が前記ネットワーク部の複数の入力
   端子の内の他部の入力端子に接続され、与えられるプロ
   グラムに従って演算処理を行う複数のプログラマブル演
   算処理部と、 前記ネットワーク部の前記複数の入力端子と前記複数の
   出力端子との接続状態を選択することにより前記複数の
   プログラマブル演算処理部を縦列接続した状態とし、ま
   たそれぞれのプログラマブル演算処理部にその信号処理
   内容を決めるプログラムを与えて各プログラム演算処理
   部で映像信号を順次処理するように構築することで縦列
   接続状態となる複数のファンクションブロックと、 前記複数のファンクションブロックのそれぞれの信号経
   路にそれぞれ組み込まれたディレイ回路と、 各ファンクションブロックを見た場合、各ファンクショ
   ンブロック内の前記プログラマブル演算処理部の信号処
   理内容に応じて、各ファンクションブロックの入力部か
   ら出力部までの信号処理に伴う遅延時間が変化しないよ
   うに、信号処理内容に応じて予め用意している追加遅延
   量データにより各ファンクションブロック内の前記ディ
   レイ回路を調整し、前記遅延時間を常に一定に維持する
   手段とを具備したことを特徴とする実時間データ処理回
   路の遅延合せ装置。