JPH02253774A - 実時間データ処理回路の遅延合せ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば放送機器として使用される画像処理
装置に用いられる実時間データ処理回路の遅延合せ装置
に関する。

（従来の技術） 最近、各種の映像効果を得ることができる放送機器とし
てデジタル画像処理装置が開発されている。

映像信号の処理目的としては Ａ１画質補正・・・γ補正９色補正、ノイズリデュース Ｂ、映像効果・・・ディゾルブ、スーパー、ワイプ。

画像縮小、拡大１回転、クロマキー Ｃ１映像処理・・・輝度色分離 などがある。

従来の画像処理装置によると、上記各信号処理を行なう
場合は、それぞれの目的に応じた専用のユニットが作成
されている。従って、１つの目的の信号処理を行なうた
めに１つのユニットが対応される。この結果、放送局に
おいては、特定の処理部Ｉ１１が増えるとそれだけユニ
ット数も多くなり、装置全体としては大川りなものとな
る。更に、ユニット数が増えると、装置の設計、保守、
ユニットの組合わせによる処理機能の実現には多大の労
力が必要となる。

そこで、複数の中央演算処理装置（以下ＣＰＵとＳ己す
）と、プログラマブルなネットワークを組み合せて、Ｃ
ＰＵのプログラムを切換えることにより、処理機能を自
由に切換えられるファンクションユニットが提案されて
いる。そして、ファンクションユニットを更に縦列接続
することにより、更に各種の映像効果を持った処理を実
現するシステムが提案されている。

（発明が解決しようとする課題） しかし、ファンクションユニットを複数縦列接続しファ
ンクションブロックを構成し、さらにこのようなブロッ
クを複数縦列接続した場合、信号の遅延量が問題となる
。すなわち、映像効果を切換えるためにファンクション
ユニットの信”ｒ処理内容を切換えた場合（プログラム
による）、ファンクションユニットの入力から出力まで
の遅延量が異なってくる場合がある。そこでこのファン
クションユニットに他のファンクションユニットを縦列
接続していた場合、このユニットでは合成する信号間に
ずれが生じ、データの破壊を生じることがある。このよ
うな信号のずれ（非同期）を修正するために、プログラ
ムを切換える毎（映像効果を切換える毎）に各ファンク
ションユニットを調整していたのでは、実時間のデータ
処理としては好ましくない。

そこでこの発明は、実時間処理に好適し、ファンクショ
ンユニットの信号処理内容を切換えて信号経路等が切換
えられても１ブロック単位では常に同一の遅延量を得る
ことができ、全体の信号処理装置を構築するのに遅延量
のずれの障害を生じることのない実時間データ処理回路
の遅延合せ装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、複数の映像信号入力をプログラムに従って
演算処理する複数のプログラマブル演算処理部と、この
複数のプログラマブル演算処理部によって処理された各
出力信号が供給されるとともに、外部からの信号も供給
されこの外部からの信号または演算処理した信号のいず
れかを選択して出力するネットワーク部とによりファン
クションユニットが構成され、このファンクションユニ
ットの少なくとも１つを縦列接続して複数のファンクシ
ョンブロックを構成し、これら複数のファンクションブ
ロックを縦列接続してデータ腹合処理装置を構成し、上
記ファンクションブロックの１つを見た場合、そのファ
ンクションブロックにおけるファンクションユニットの
２入力マタは１入力処理を含むデータ処理内容が切換え
られた場合、このファンクションブロックの入力部から
出力部までの信号処理遅延時間が常に一定となるように
、最も大きな遅延量を伴うデータ処理の遅延量に、他の
データ処理時における遅延量を：ＩＪｉ整し、」１記複
数のファンクションブロックの総合遅延量が信号処理内
容に応じて変化しないように構成するものである。

（作用） 上記の手段により、ファンクションブロックがどのよう
な信号処理内容に切換えられても（プログラムが切換え
られても）、その入力と出力までの遅延量は同じである
ために、更に各ファンクションブロックを縦列接続して
データ処理機能を実現する場合にも、各ファンクション
ブロックの出力には遅延時間による支障が生じなくなり
、全体の装置を見ても、信号間の時間的ずれは各ファン
クションブロック毎に吸収されている。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例を示す。この発明は、プロ
グラマブルにデータ処理機能を切換えることができるフ
ァンクションユニットを、多数縦列接続して、希望する
内容の映像信号処理を行なう場合、各ファンクションユ
ニットに対してデータ処理のためのプログラムを与える
システムである。ここで、データ処理内容（つまりプロ
グラム内容）を切換えれば、映像効果の内容を自由に変
更することができる。

第１図では、ファンクションユニットＦＵＲ〜ＦＵ１２
が縦列接続された例を示している。個々のファンクショ
ンユニットは、それぞれ与えられるプログラムの内容に
より指定されたデータ処理機能を構築することができる
。図の例では、ファンクションユニットＦＵＩは、色補
正機能を設定されている。またファンクションユニット
ＦＵ２〜ＦＵ４は、特殊効果処理（デジタル・ピクチャ
ー・エフェクト＝ＤＰＥ）機能を担当するように設定さ
れている。ＤＰＥ処理としては、画像拡大。

縮小１回転等がある。ＦＵ２〜ＦＵ４は、それぞれが例
えば輝度（Ｙ）、色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）の縮
小等の処理を行なうのに利用される。ファンクションユ
ニットＦＵ５には、映像の入替えを次第に行なうための
ワイプ処理、あるいは特殊効果（ＤＰＥ）処理機能を選
択的に構築することができる。処理内容を切換えるには
、プログラムの内容が切換えられる。同様に、ファンク
ションユニットＦＩＪ６は、ワイプ（ＷＩＰＥ）。

ＤＰＥ、混合（Ｍ　Ｉ　Ｘ）　、非加算合成（ＮＡＭ）
処理機能をプログラムの切換えにより選択的に構築する
ことができる。

混合（Ｍ　Ｉ　Ｘ）処理は、２つの入力画像データを領
域区分に対して挿入する処理である。また、非加算合成
（ＮＡＭ）は、輝度レベルに着目して、２つの入力画像
データのうち、レベルの高い方を選択して導出する処理
である。

ここで、ファンクションユニットＦＵ２〜ＦＵ６は、ミ
キサ（Ｍ　Ｋ　ＩＬつまりファンクションブロックＦＢ
２として定義されている。なお、先のファンクションユ
ニットＦ　［１’　１は、１つのユニットで色補正機能
を持つが、ファンクションブロックＦＢＩとして定義さ
れている。

ファンクションユニットＦＵ７は、混合（ＭｉＸ）、’
ワイプ（ＷＩＰＥ）、非加算合成（ＮＡＭ）処理機能を
選択的に構築することができる。ファンクションユニッ
トＦｔＪ８は、クロマキ＝（Ｃ−ＫＥＹ）処理機能を構
築するユニットである。クロマキーは、クロマ成分に着
目して、例えばブルーの背景部分では、第２の入力画像
データを選択して導出する処理を行なう。ファンクショ
ンユニットＦＵ７とＦＵ８とは、ミキサ（ＭＫ、２）に
ファンクションブロックＦＢ３として内蔵（定義）され
ている。

ファンクションユニットＦＵ９は、混合（ＭＩＸ）、非
加算合成（ＮＡＭ）　、ワイプ（ＷＩＰＥ）処理機能を
選択的に構築することができる。このファンクションユ
ニットＦＵ９〜ＦＵ１２は、ミキサ（ＭＫＩ　、ＭＫ２
）の出力の、分配出力（ダウンストリーム）部ＤＳとし
て利用され、ファンクションユニットＦＵ９は、ファン
クションブロックＦＢ４として定義されている。次に、
ファンクションユニットＦＵＩＯ１ＦＵ１．１は、エツ
ジスーパー発生（ＥＳＣ）機能を構築することができ、
ファンクションブロックＦＢ５として定義されている。

そして、ファンクションユニットＦＵ１２は、最終的な
出力分配部として利用され、ファンクションブロックＦ
’　Ｂ　６として定義されている。

上記したように、このシステムは、個々のファンクショ
ンユニットのプログラムを切換えることにより、種々の
映像効果を持たせることができる。

しかし、プログラムが切替わった場合、ファンクション
ユニットの内部で信号処理の手順及び経路が変化するた
めに、処理内容によりファンクションユニットの入力部
と出力部間の遅延時間が異なる。このように、処理内容
により遅延時間がずれると、第１図に示す複合処理装置
全体の入力部と出力部の信号の位相関係の予測が困難と
なる。

また、途中のファンクションユニットにおいて、２つの
映像データを合成しようとしても、位相ずれがあると正
常な処理を得られない。

そこで、このシステムでは、上記システムをファンクシ
ョンブロックＦＢＩ〜ＦＢＢを定義して、１つのファン
クションブロックにおいては、その内部のデータ処理内
容がどのように切替わっても、該ファンクションブロッ
クの入力部から出力部までの遅延量が常に同じになるよ
うに調整されている。従って、各ファンクションユニッ
トは、これに機能設定のためのプログラムが設定される
と、その遅延量がデータにより自動的に決定されるよう
になされている。

第２図は、に記名ファンクションブロックＦＢ２〜ＦＢ
６に入力する信号の種類と、出力する信号を示し、各信
号はその遅延量をも表わしている。

即ち、ｔ（０）はファンクションブロックＦＢＩに入力
する信号であり遅延量零を意味している。

ｔ　（ＣＣ）は、ファンクションブロックＦＢＩのブロ
ックの入力部と出力間の遅延量を意味し７ている。

ｔ　（ＭＫｌ、）は、ファンクションブロックＦＢＩの
出力信号と、このブロックの入力部と出力部間の遅延量
を意味する。ｔ　（ＭＫ２）は、ファンクションブロッ
クＦＢ２の出力信号と、このブロックの入力部と出力部
間の遅延量を意味する。ｉ　（ＤＳ）は、ファンクショ
ンブロックＦＢ３の出力信号と１、このブロックの入力
部と出力部間の遅延量を意味する。

ｔ　（ＥＧＳ）は、ファンクションブロックＦＢ４の出
力信号と、このブロックの入力部と出力部間の遅延量を
意味する。

第３図は、上記したファンクションブロックＦ　Ｂ、　
１〜ＦＢ６の各遅延量Ｄ１〜Ｄ６と、各ファンクション
ブロックで、その機能が設定された場合、各機能を構築
したときの遅延量を示している。

ファンクションブロックＦＢＩでは、色補正処理を行な
うのにｔ　（ＣＣ）の遅延量がある。また、ファンクシ
ジンブロックＦＢ２では、入力から出力までの遅延量と
して、ｔ　（ＭＫＩ）が設定されている。

このファンクションブロックＦＢ２では、プログラムに
切換えによりＷＩＰＥ、ＤＰＥ、あるいはｆ＝ａＡＭの
処理機能を横築することができるが、図に矢印で示して
いる区間は、各処理機能を実現した場合の遅延量を示し
ている。しかし、これらの遅延量は、遅延量ｔ　（ＭＫ
Ｉ）よりも小さい量である。したがって、ファンクシコ
ンブロックＦＢ２において、どのような処理が行われて
も入力と出力間の遅延ｍ　ｔ　（ＭＫＩ）を確保するに
は、ＷＩＰＥ。

ＤＰＥ、あるいはＮＡＭの各遅延量に対して、それぞれ
遅延ｍ　ｔ　（ｖｋｌ）　、ｔ　（旧）、ｔ　（ｎａｌ
）を追加する必要がある。これらの遅延量は、ファンク
ションブロックＦＢ２内部の各ファンクションユニット
ＦＵ２〜ＦＵ６において任意に確保される。

遅延量ｔ　（ｖｋｌ）　、ｔ　（ｃｌｌ）、ｔ　（ｒｅ
ａｌ）は、それぞれプログラムが切替わったときに、フ
ァンクションユニット−０部のデイレーラインにその遅
延量を設定するデータが与えられる。このデイレーライ
ンの位置及びファンクションユニットの具体的構成につ
いては後述する。ファンクションブロックＦＢ３におい
ても、全体としては、ｔ　（ＭＫ２）の遅延量を確保す
る必要がある。しかし、プログラムが切換えられてプロ
グラムに応じた各処理機能が実現されるとそれぞれ、処
理時間が異なる。すなわち、図に示すようにＷＩＰＥ、
クロマキー（Ｃ−ＫＥＹ）　、ＮＡＭの各機能が働く場
合、必要とする時間が異なる。そこで、このファンクシ
ョンブロックＦＢ３においても、全体としてｔ　（ＭＫ
２）の遅延量を確保するために、各処理機能が構築され
た場合に、ｔ　（ｓｋ２）　、ｔ　（ｃ２）、ｔ　（ｎ
ａ２）の遅延量が追加される。

ファンクションブロックＦＢ４、ＦＢ５、ＦＢ６では、
それぞれ実際に必要とする遅延量（矢印）に対してそれ
ぞれ追加の遅延ｍ　ｔ　（ｄｓ）、ｔ　（ａｓ）、ｔ　
（ｏｌ）が付加されている。しかし、この遅延量ｔ（ｄ
ｓ）、ｔ（ａｓ）、ｔ　（ｏｌ）は、原理的には不要で
あるが、複数の入力信号間（第２図（Ｃ）、（Ｄ）。

（Ｅ）参照）に時間ずれが生じたような場合に、Ｂ整を
図り易いように設定されている。

上記したように、この実施例によると、ファンクショユ
ニットの少なくとも１つあるいは同様な第２．第３・・
・のファンクションユニットを縦列接続してファンクシ
５ンブロツクを構成し、このファンクションブロックと
ほぼ同様な第２．第３・・・のファンクションブロック
を縦列接続してデータ複合処理装置を構成し、ファンク
ションブロックの１つを見た場合、そのファンクション
ブロックにおける各ユニットの２入力または１入力処理
を含むデータ処理内容が切換えられた場合、このファン
クションブロックの入力部から出力部までの信号遅延時
間が常に一定となるように、最も大きな遅延口を伴うデ
ータ処理の遅延量に、他のデータ処理時における遅延量
を調整し、複数のファンクションブロックの総合遅延口
が信号処理内容に応じて変化しないように構成している
。

なお、第３図において追加遅延量を確保するには、矢印
区間におけるデータ処理の前に確保しているように示し
ているが、必ずしもデータ処理の前に確保する必要はく
データ処理の後でも良い。

−に記の説明は、映像データ処理に関する遅延量につい
て説明した。

しかし、各ファンクションブロックＦＢＩ〜ＦＢ６に対
しては、水平同期信号、垂直同期信号、及び遅延量を確
保するために利用されるデイレーラインやフレームメモ
リに対するフレーム同期信号のタイミングを示すシステ
ム同期信号（ＳＨＤ。

ＳＶＤ、５ＦＤ）を与える必要がある。さらにシステム
同期信号を各ファンクションユニットに与える場合、」
１記した各ファンクションブロックでの遅延量を考慮し
て与える必要がある。

システム同期信号は、第１図に示すように同期発生器５
ＹＮＣ−Ｇにより発生されて、各ファンクションユニッ
トに対して適切なタイミングに設定されて供給される。

また、各ファンクションユニットには、そのデータ処理
機能を構築するためにホストコンピュータ）ＩＣＰＵか
らプログラムが与えられる。

今、各ファンクションユニットに与えられるプログラム
が、映像信号のブランキング期間ではその処理動作を停
止するように構成されているとする。すると、１つのフ
ァンクションブロックの中においても、先頭のファンク
ションユニットと最終段のファンクションユニットとの
間では、映像信号間に処理時間の遅れによりずれが生じ
る。

第４図は、例えば水・１也ブランキング期間における先
頭のファンクションユニットと最終段のファンクション
ユニットとのデータ処理の終了時点ｔ１とｔ２の例を示
している。このように、同じファンクションブロックの
中で、先頭のファンクシ３ンユニツトと最終段のファン
クションユニットとの間で、データ処理終了時点にずれ
があると、通常の水平同期信号のタイミングでシステム
水平同期信号を与えると、最終段のファンクションユニ
ットのデータ処理が未完成となる。そこで、このシステ
ムでは、水平ブランキング期間ＨＢＬの後方の位相に設
定している。今、画像データが約１４．３ＭＨｚでサン
プルされたデータであるとすると、水ＮＶブランキング
期間１１ＢＬは、ＩＨクロック分あるが、このシステム
では、水平ブランキング期間ＨＢＬとシステム水平同期
信号ＳＨＤ。

後縁とが一致するようにし、システム水平同期信号ＳＨ
Ｄを６０クロック分として狭くしている。

すると、１００クロック分の後れを吸収できることにな
る。

また、一方、垂直同期信号に関しては、ファンクション
ブロック単位で遅延ずれを見て、それぞれのファンクシ
ョンブロックで遅延を合せて最後のファンクションブロ
ックＦＢ６でライン単位で調整している。

第５図（ａ）は、第１図で示したファンクションユニッ
トの１つを概略的に示している。

ネットワーク部２０は、■ＩＮ〜ＧＩＮの３２の入力部
を何する。各入力部はそれぞれ１７ビツトである。たと
えば入力部■ＩＮと、■ＩＮには外部からデジタル映像
信号Ａ１と８１とがそれぞれ供給される。また、ネット
ワーク部２０は、■０ＵＴ−［株］ＯＵＴの４８の出力
部を存する。各出力部はそれぞれ１７ビツトである。そ
して、第１７番目の出力部＠ＯＵＴから第４８番目の出
力部＠　ＱＵＩＴは、２つずつまとめられ各ベアは、そ
れぞれ対応するプログラマブル演算処理部２１．　（０
１）〜２１　（１６）に接続される。そして、各プログ
ラマブル演算処理部２１　（０１，）〜２１　（ｆｉｌ
ｌ）の各出力部は、ネットワーク部２０の第１７番目の
入力部＠ｌＮ〜第３２番目の入力部ＧＩＮにそれぞれ接
続されている。

ネットワーク部２０の出力部■０ＵＴ−ｏｏυＴは、最
終的な出力映像信号を取出すためあるいは次段の同様な
ネットワーク部に該出力映像信号を供給するために利用
される。

ホスト制御部２２（ホストコンピュータＨＣＰＵに対応
）は、システム全体の動作を決定するための制御部でる
。

第５図（ｂ）は、上記のシステムで扱われる入力デジタ
ル映像信号形式を示している。入力デジタル映像信号は
、１ワードが１７ビツトであり、そのうち１ビツトが同
期識別フラッグとして利用され、残りの１６ビツトが映
像データあるいは同期信号（水平同期信号、垂直同期信
号）のデータである。同期識別フラッグが“１“のとき
は残りの１６ビツトが同期データであり、“０“のとき
は残りの１６ビツトが映像データである。

ネットワーク部２０は、例えば９個のＬＳＩが１つのボ
ードに設けられて構成され、全体ではマトリックス回路
を構成している。１７ビツトの各入力部及び出力部は、
それぞれ各ＬＳＩに２ビツトづつ割当てられ、１つのＬ
ＳＩへの配線接続を容易にしている。さらに、このネッ
トワーク部２０にはマトリックス回路を制御するために
ネットワーク制御部も内蔵されている。このネットワー
ク制御部は、ホスト制御部２２からの指令信号により、
マトリックス回路の接続形態をプログラマフルに切換え
ることができる。

第６図は、演算処理部の１つ例えば演算処理部２１（Ｏ
ｎ）を取出して示している。この演算処理部２１　（０
１，）は、ＬＳＩ構成である。

ネットワーク部２０は、その制御状態により、演算処理
部２１．　（（）ｌ）に対して、前記外部からのデジタ
ル映像信号Ａ１．、Ｂｌあるいは他の演算処理部から帰
還された映像信号をベアでこの演算処理部２１　（０１
）に供給することができる。また、ネットワーク部２０
は、その制御状態により、演算処理部２１　（ＯＲ）に
対して、１つの映像信号のみを供給することもできる。

以下、演算処理部２１　（Ｏｌ）に入力されるデジタル
映像信号をＡ、２．Ｂ２として説明する。なお、ここで
言う映像信号とは、第５図（ｂ）で示したフォーマット
で映像信号部分および映像同期部分（水平及び垂直同期
信号）がデジタル化されたものである。

演算処理部２１　（０１）は、映像信号Ａ２．Ｂ２が供
給される２つの入力部を有する。２つの入力部は、それ
ぞれ同期分離部３１Ａと３１．８に接続されている。

同期分離部３１．Ａ、３１Ｂで分離された映像同期信号
及び第５図（ｂ）で示した１ビツトの同期識別フラッグ
は、シーケンサ３７に入力される。

シーケンサ３７は、いずれか一方の同期識別フラッグ及
び映像同期信号を基準にして、演算処理部２１、（０１
）の動作シーケンスを決定する。この動作シーケンスは
、図示し５ていないが、別途設けられたシステムクロ・
ンク発生部からのシステム同期信号により決定されても
よい。またシーケンサ３７は、映像信号Ａ２．Ｂ２の同
期識別フラッグ及び映像同期信号を参照して、映像信号
Ａ２、Ｂ２の処理時間調整を行なう。

映像信号Ａ２と８２の演算処理部２１．　（０１，）に
入力するタイミングを調整する必要が生じた場合、シー
ケンサ３７からデイレイ回路６】あるいは６２に遅延量
制御信号が供給される。これによりデイレイ回路６１あ
るいは６２は、映像信号Ａ２を遅延して出力し演算処理
部２１　（Ｏｌ）に供給する。

映像信号Ａ２と８２との入力時間差は、信号処理系統が
構築されたあとの調整段階で、多め計測されている。デ
イレイ回路６２は微小な時間差を調整するために利用さ
れ、ＬＳＩ内部に設けられている。デイレイ回路６１は
、デイレイ回路６２では遅延量が不足するような大きな
時間差があるときに利用される。

上記のデイレイ回路６１や６２が第２図で説明した追加
遅延量を確保するために利用される。

また、シーケンサ−３７の制御信号出力端子は、演算処
理部２１．（０１）内部の゛各回路ブロックに接続され
ている。

同期分離部３１Ａ、、３１Ｂで分離された１６ビツトの
映像データ出力部は、相互に乗算部３２及び演算部３３
に接続されている。乗算部３２は、２つの入力映像デー
タ同士を乗算したり、あるは片方の映像データに定数や
可嚢値を乗算することができる。また演算部３３は、２
つの入力映像ブタを加算、減算処理したり、あるいは一
方の映像データに対しである値を加算あるいは減算した
り、川にはある値と比較してその結果を得ることができ
る。

乗算部３２と演算部３３の出力は、互いの一方の入力部
に供給されることができる。また乗算部３２と演算部３
３の出力部は、切換え部３４に接続されている。

切換え部３４は、いずれか一方の入力を選択して出力し
、この出力は、同期付加部３５に供給される。同期付加
部３５は、出力映像データに同期識別フラッグを付加し
たり、あるいは出力を停止したりすることができる。１
ビツトの同期識別フラッグが、ｍ１＃であるときは、残
りの１６ビツトは予めわかっている同期データ（水手あ
るいは垂直同期信号）であるから、この同期付加部３５
で自動的に発生することができる。切換え部３４及び同
期付加部３５の動作もシーケンサ３７からのコントロー
ルパルスにより制御される。

同期信号処理部３６は、シーケンサ３７からのタイミン
グパルスに基づいて、この演算処理部２１、　（０１）
の最終的な出力が第５図の（ｂ）に示したような１７ビ
ツトのデータとなるように同期識別フラッグを作成し、
同期付加部３５に供給する。

同期信号処理部３６は、乗算部３２あるいは演算部３３
において処理された映像データが、切換え部３４を介し
て出力されるタイミングに合せて、１ビツトの同期識別
フラッグを適切に作成して出力する回路である。

アドレス発生部３８は、例えば、演算処理部２１　（０
１）で処理される映像信号に同期して、外部データメモ
リ（画像メモリ）をアクセスする場合にアドレスを発生
ずる回路である。したが−）で、アドレス発生部３８は
、シーケンサ３７からのタイミングパルスに同期して動
作する。アドレス発生部３８は、例えば外部データメモ
リからの映像（４号をこの演算処理部２１．、　（Ｏｆ
）に取込む場合、あ。

るいはこの演算処理部２１　（０１，）からの出力映像
信号を外部データメモリに書込む場合に、該外部データ
メモリをアクセスする。アドレス発生部３８は、例えば
演算処理部２１　（，０１）からの映像信号が外部デー
タメモリに書込まれる場合、特殊効果（画像縮小３画像
拡大等）を得るためのアドレスを生成することができる
。

上記した外部データメモリ（１フイ一ルド分）は、第２
図で説明した追加遅延量を確保する場合にも利用される
。

なお、上記の説明では、演算処理部に入力される信号と
しては映像信号Ａ１やＢ２であるとじて説明したが、演
算処理部２１　（０１）のアドレス発生部３８には、外
部のデータメモリから特殊効果を得るための画像アドレ
スデータの初期値が入力される場合もある。また別の例
としては、他の演算処理部で演算処理された画像アドレ
スデータが、演算処理部２１　（０１）の入力部を介し
て、さらに乗算部３２あるいは演算部３３を通り切換え
部３４を介し５てアドレス発生部３８に入力されてもよ
い。

アドレスデータが入力したか否かの判定は、例えばシー
ケンサ３７に映像同期信号が入力した時点以降の所定期
間にアドレスデータが存在するものとして取決めをして
いれば、アドレスデータが到来したときにそのデータを
アドレス発生部３８に取込むことができる。また、アド
レス発生部３８には、外部プログラムメモリからシーケ
ンサ３７を介して初期値を与えたり、乗算部３２．ある
いは演算部３３からも画像アドレスデータを与えること
もできる。さらに、シーケンサ３７のプログラムにより
、演算処理部２１　（０１）全体をアドレス発生専用と
して用いることもできる。これは、図には示していない
が、各回路ブロックの間には全てゲート回路が設けられ
ており、シーケンサ３７からの制御信号により該ゲート
回路がオンまたはオフ＄ｉｌ制御されるように構成され
ているからである。

更にこの演算処理部２１　（０１）の内部には、コント
ロールメモリ４１も内蔵されている。コントロールメモ
リ４１は、シーケンサ３７からの制御信号により制御さ
れて、外部プログラムメモリからのコントロールデータ
（制御信号）を格納することができる。コントロールメ
モリ４１は、乗算部３２、演算部３３．切換え部３４．
同期信号処理部３６．アドレス発生部３８を制御するた
めの各基本命令を事前に格納するためのものである。映
像信号処理を行なう場合、処理内容によっては、プログ
ラムを変更しなくて良い場合がある。予め決まっている
固定の演算を繰返し行なう場合、システムクロック周期
の単位で、外部プログラムメモリから乗算プログラムを
読み出すように設計すると、外部プログラムメモリの記
憶領域が多く必要となる。そこで、各回路ブロックに対
する予め決まっている命令が、コントロールメモリ４１
に格納されており、プログラム読出し時間の削減が図ら
れている。コントロールメモリ４１に格納された命令を
実行させる場合には、シーケンサ３７の制御信号により
、各乗算部３２あるいは演算部３３に対する命令がコン
トロールメモリ４１に格納し終わった時点で一斉にロー
ドされる。予め決まっている処理としては、その他、例
えばアドレス発生部３８におけるアドレス発生処理があ
る。

その処理は、例えば同期信号が到来したときに、発生し
ているアドレスを初期値に戻し、次の同期信号が到来す
るまでにインクリメントする処理である。

演算処理部２１　（０１）の内部にはさらにホストイン
タルフェース（ホストｌ１０）４２が内蔵されている。

このホストＮ１０４２は、演算処理部２１　（０１）と
外部のホスト制御部２２との間のデータの経路を構成し
ている。ホスト制御部２２は、例えばシステム全体の機
能を決める場合、その機能を実現するためのプログラム
を、ホスト１１０４２、シーケンサ３７を通じて、外部
メモリ（プログラムメモリ）に格納することができる。

また、映像信号処理に必要なパラメータを変更する必要
か生じた場合も、ポスト制御部２２からホスト１１０４
２、　　シーケンサ３．７を通して外部メモリに格納す
ることができる。また、このホストＩ／’０４２の内部
のレジスタ自体にデータやバラグラフや命令を格納する
こともできる。

さらに演算処理部２１　（０１）の内部には、例えば予
め決まっている複数の乗数を格納するだめのレジスタ部
４４が設けられている。レジスタ部４４には、外部メモ
リから乗数を格納することができる。このレジスタ部４
４の出力は、演算部３３から切換え部３４にフラッグが
供給されたときに、該切換え部３４を介して出力される
。

以上、演算処理部２１　（０１）の構成及び機能につい
て説明し、たが、他の演算処理部２１．　（０２）〜２
１（ＩＢ）も全く同様な構成であり、実行されるプログ
ラムに応じて各種の機能を発揮することができる。

この発明における基本要素となるファンクションユニッ
トは」−２したように構成されている。

第７図は、上記のファンクションユニットを用いて、映
像信号の合成を行な・う場合の例を示し７ている。

この場合、ネットワーク部２０は、演算処理部２１　（
ＯＸ）から２１　（０３）までの接続形態を第７図（ｂ
）に示すように設定する。外部映像信号Ａ１は、演算処
理部２１　（０１）に入力されα倍され、映像信号Ｂｌ
は演算処理部２１　（０２）に供給され（１−α）倍さ
れる。各演算処理部２１　（０１）、２１（０２）の出
力は、演算処理部２１　（０３）で加算される。

各演算処理部２１　（０１）、２１　（０２）、２１　
（０３）の内部には、第６図で説明した回路ブロックが
それぞれ内蔵されているが、上記合成処理が行われる場
合は、演算処理部２〕（口１）、２１　（０２）内では
乗算部か利用され、演算処理部２１　（０３）内で演算
部が利用される。第７図（ａ）は、］二記の合成処理を
行なうために基本ブロックであり、同図（ｂ）は合成回
路を形成した場合のネットワーク部２ｏの接続パターン
を示している。

ネットワーク部２０及び演算処理部２１　（０１）〜２
１　（１Ｂ）は、映像信号処理目的に応じて各種の接続
形態に切替わることができる。

第８図は、第５図に示した装置を用いて、実現し、た色
補正系統を示し、ている。

入力輝度信号Ｙ゛と色信号Ｃ゛とは、ネットワーク部２
０を介して演算処理部２１　（０１）、２１（０２）に
入力される。演算処理部２１．　（０１）、２１（０２
）ではマトリックス演算が行われ、つまり演算処理部２
　］、　（０１）と２１　（［１２）とでは輝度信号Ｙ
′と色信号Ｃ′とを乗算することによりＲ′倍信号得て
いる。また、演算処理部２１　（０２）では輝度信号Ｙ
′と色信号Ｃ′とを乗算することによりＲ″とＢ−の混
合信号Ｒ”／Ｂ−を得ている。演算処理部２１．　（０
１）からのＲ″信号、演算処理部２１（０３）において
さらに色信号Ｃ゛と乗算される。これにより演算処理部
２１　（０３）からは、Ｇ゛信号得られる。演算処理部
２１　（（１５）と２　ｉ　（０６）とでは、それぞれ
Ｒ，−、Ｂ″信号分離される。

Ｇ−Ｒ−、Ｂ”信号は、それぞれ、演算処理部２１　（
０４）、２１　（０５）、２１　（０８）において係数
乗算などが施され、カラー補正が行われる。演算処理部
２１　（０７）、２１　（０８）は、演算処理部２１．
　（０４）、２１　（０５）、２１．　（０６）からの
３原色信号を合成して輝度信号Ｙを得る部分である。演
算処理部２１（１０）では、輝度信号ＹとＲ″信号が合
成されて色差信号（Ｒ−Ｙ）信号が作られ、演算処理部
２１　（１，１，）では、輝度信号ＹとＢ′倍信号が合
成されて色差信号（Ｂ−Ｙ）信号が作られる。輝度信号
Ｙは、演算処理部２１　（０９）で利得制御されて導出
される。演算処理部２１　（１２）〜・２１　（１５）
では、（Ｒ−Ｙ）信号と（Ｂ−Ｙ）信号との配列が調整
され、また彩度１色相の調整が成され、フィルタ２１　
（１Ｂ）で合成されて色信号Ｃとして導出される。

輝度信号Ｙ′と色信号Ｃ″のデータ配列関係は、色差信
号（Ｒ−−Ｙ”）と（Ｂ　’−Ｙ″）とは時間的にずれ
て交互に入力する。したがって、初段の演算処理部２１
．　（０１）と２１　（０２）とは、１クロツクの１周
期おきに入力色信号Ｃを取込むことになる。これにより
演算処理部２１　（０２）からはＲ−／Ｂ′信号が導出
される。

第９図は、上記の色補正系統を得るためにネ・ソトワー
ク部２０が切換えられた状態を示し、　′（１，′する
。

第５図、第８図と同一部分には同じ符号を付し−Ｃいる
。

」二足したように、複数のデータを各演算処理部でプロ
グラムに従って処理する場合、演算処理部に入力する２
つのデータ間に時間調整を行なう必要が生じた場合、シ
ーケンサ３７は、デイレイ回路６０に対して遅延量を調
整するための制御信号を５えることができる。

［発明の効果］ 以り説明したようにこの発明は、実時間処理に好適し１
　ファンクションユニ・ントの信号処理内容を切換えて
信号経路などが切換えられても、ファンクションブロッ
ク単位では常に同一の遅延口を得ることができ、全体の
信号処理機能を構築するのに遅延量のずれの障害を生じ
ることがな一１実時間データ処理回路の遅延合せ装置を
得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す説明図、第２図は第
１図の各ファンクションブロックにおける入出力信号説
明図、第３図は各ファンクションブロックにおける遅延
量説明図、第４図はこの発明の装置におけるシステム同
期信号の説明図、第５図はファンクションユニットの構
成とデータフ４−マットを説明するために示した図、第
６図は第５図のプログラマブル演算処理部の構成例を示
す図、第７図乃至第９図はそれぞれファンクションユニ
ットにより構築された信号経路の例を示す説明図である
。 ＦＵｉ〜ＦＵ１２・・・ファンクションユニット、ＦＢ
Ｉ〜ＦＢ６・・・ファンクションブロック、５ＹＮＣ−
Ｇ・・・同期信号発生器、ＨＣＰＵ・・・ホストコンピ
ュータ。 出願人代理人　弁理士　鈴江武彦 （Ａ） （Ｃ） （Ｄ） ｔ（０：） ｔ（Ｍに１） ｔｃｍ２） ｔ（ＤＳ） ｔ（ＥＳＧ） ｔ（ＯＩＪ） 第 図 第 図 （ａ） 第 図 （ｂ） （ｃ）

Claims (1)

1. 【特許請求の範囲】 複数の映像信号入力をプログラムに従って演算処理する
   複数のプログラマブル演算処理部と、この複数のプログ
   ラマブル演算処理部によって処理された各出力信号が供
   給されるとともに、外部からの信号も供給されこの外部
   からの信号または演算処理した信号のいずれかを選択し
   て出力するネットワーク部とによりファンクションユニ
   ットが構成され、 このファンクションユニットの少なくとも１つを縦列接
   続して複数のファンクションブロックを構成し、 これら複数のファンクションブロックを縦列接続してデ
   ータ複合処理装置を構成し、 上記ファンクションブロックの１つを見た場合、そのフ
   ァンクションブロックにおける各ファンクションユニッ
   トの２入力または１入力処理を含むデータ処理内容が切
   換えられた場合、このファンクションブロックの入力部
   から出力部までの信号処理遅延時間が常に一定となるよ
   うに、少なくとも最も大きな遅延量を伴うデータ処理の
   遅延量に、他のデータ処理時における遅延量を追加遅延
   量により調整し、上記複数のファンクションブロックの
   総合遅延量が信号処理内容に応じて変化しないように構
   成したことを特徴とする実時間データ処理回路の遅延合
   せ装置。