JP6396715B2 - データ処理装置 - Google Patents
データ処理装置 Download PDFInfo
- Publication number
- JP6396715B2 JP6396715B2 JP2014160967A JP2014160967A JP6396715B2 JP 6396715 B2 JP6396715 B2 JP 6396715B2 JP 2014160967 A JP2014160967 A JP 2014160967A JP 2014160967 A JP2014160967 A JP 2014160967A JP 6396715 B2 JP6396715 B2 JP 6396715B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- cpus
- memory
- memories
- fetch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0813—Multiuser, multiprocessor or multiprocessing cache systems with a network or matrix configuration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
- G06F2212/1021—Hit rate improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/45—Caching of specific data in cache memory
- G06F2212/452—Instruction code
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
本願において開示される代表的な実施の形態に係るデータ処理装置(100)は、複数のCPU(1_1〜1_4)と、前記複数のCPUのそれぞれに対応する複数のメモリ(2_1〜2_4)とを備え、以下のように構成される。
項1において、前記メモリは命令キャッシュメモリ(2_1〜2_4)であり、前記データ処理装置は、命令キャッシュ共通バス(5)をさらに備え、前記命令キャッシュ共通バスは、前記複数のCPUと前記複数の命令キャッシュメモリとに接続される。
項2において、前記複数のCPUのうちM個のCPU(1_1〜1_3)が同じアドレスの命令コードをフェッチする要求を発生させ、他のN個のCPU(1_4)が前記同じアドレスのとは異なるアドレスの命令コードをフェッチする要求を発生させたときには(MとNは整数)、前記データ処理装置は以下のように動作する。
項3において、前記データ処理装置は、前記複数のCPUのうちどのCPUが、前記M個のCPUとして機能するかを指定することが可能な、モード設定機構をさらに備える。
項3において、前記データ処理装置は、前記複数のCPUが命令フェッチを要求するときに発行するアドレスを監視し、同じアドレスの命令コードのフェッチを要求するCPUを、前記M個のCPUとして指定する。
項1において、前記メモリは命令キャッシュメモリ(2_1〜2_4)であり、前記データ処理装置は、命令バッファ(51)をさらに備え、前記命令バッファは、前記複数のCPUと前記複数の命令キャッシュメモリとに接続される。
項6において、前記複数のCPUのうちM個のCPU(1_1〜1_3)が前記所定期間内に同じアドレスの命令コードをフェッチする要求を発生させ、他のN個のCPU(1_4)が前記所定期間内に前記同じアドレスとは異なるアドレスの命令コードをフェッチする要求を発生させたときには(MとNは整数)、前記データ処理装置は以下のように動作する。
項1から項7のうちにいずれか1項において、前記データ処理装置は、前記複数のメモリ(命令キャッシュメモリ)(2_1〜2_4)のうち、アクセス対象外のメモリ(命令キャッシュメモリ)を低消費電力モードに遷移させる。
項1において、前記複数のCPUのそれぞれは、演算実行部(11_1〜11_4)と命令デコード部(12_1〜12_4)とを含み、前記データ処理装置は、命令デコード共通バス(8)をさらに備える。
項9において、前記データ処理装置は、前記複数の命令デコード部のうち、命令デコード動作を行わない命令デコード部を低消費電力モードに遷移させる。
本願において開示される代表的な実施の形態に係るデータ処理装置(100)は、複数のCPU(1_1〜1_4)と、メモリ(7)と、前記複数のCPUと前記メモリとを互いに接続する共通バス(6)とを備え、以下のように構成される。
項11において、前記複数のCPUのうちM個のCPU(1_1〜1_3)が同じアドレスの命令コードをフェッチする要求を発生させ、他のN個のCPU(1_4)が前記同じアドレスとは異なるアドレスの命令コードをフェッチする要求を発生させたときには(MとNは整数)、前記データ処理装置は以下のように動作する。
項12において、前記データ処理装置は、前記複数のCPUのうちどのCPUが、前記M個のCPUとして機能するかを指定することが可能な、モード設定機構をさらに備える。
項12において、前記データ処理装置は、前記複数のCPUが命令フェッチを要求するときに発行するアドレスを監視し、同じアドレスの命令コードのフェッチを要求するCPUを、前記M個のCPUとして指定する。
本願において開示される代表的な実施の形態に係るデータ処理装置(100)は、複数のCPU(1_1〜1_4)と、前記複数のCPUにそれぞれ接続される複数の命令キャッシュメモリ(2_1〜2_4)と、主メモリ(7)と、前記複数の命令キャッシュメモリと前記主メモリとを互いに接続する共通バス(6)とを備え、以下のように構成される。
項15において、前記データ処理装置は以下のように動作する。前記データ処理装置は前記複数のCPUのうちM個のCPUにそれぞれ接続されるM個の命令キャッシュメモリが同じアドレスの一連の命令コード群を前記主メモリから読み出してキャッシュフィルを行う要求を発生させる。また、前記データ処理装置は他のN個のCPUが前記同じ一連の命令コード群とは異なり且つ互いに異なるアドレスの一連の命令コード群を読み出してキャッシュフィルを行う要求を発生させる。ここで、MとNは任意の整数である。このような場合に前記データ処理装置は以下のように動作する。
項16において、前記データ処理装置は、前記複数のCPUのうちどのCPUが、前記M個のCPUとして機能するかを指定することが可能な、モード設定機構をさらに備える。
項16において、前記データ処理装置は、前記複数の命令キャッシュメモリがキャッシュフィルを要求するときに発行するアドレスを監視し、同じアドレスの命令コードのキャッシュフィルを要求する命令キャッシュメモリに対応するCPUを、前記M個のCPUとして指定する。
実施の形態について更に詳述する。
図1は、実施形態1に係るデータ処理装置の構成例を示すブロック図である。
命令キャッシュセレクタ4_1〜4_4の制御(モード設定)、すなわち、どのCPU1_1〜1_4がどの命令キャッシュメモリ2_1〜2_4を使用するかの設定は、OS(Operating System)またはユーザ(以降、OS)が決定し、その結果をキャッシュ監視部9内の選択情報14にライトすることで、切替を行う。
OSによるモード設定について上述した。この場合、OSがどのアプリケーションをどのようなタイミングでどのCPUに割り付けるかの制御を行う。これを実現するためには、OSがアプリケーション毎の情報を利用してスケジューリングする必要がある。これに対して、OSに詳細な制御を任せるのではなく、キャッシュ監視部9が命令キャッシュメモリ2_1〜2_4のトランザクションを監視することによって、SIMD型で並列動作するCPUを自律的に抽出し、その結果に基づいて、キャッシュ監視部9内の選択情報14を適切に更新することにより、モード設定を行うことができる。即ち、キャッシュ監視部9は、各命令キャッシュメモリ2_1〜2_4のトランザクションを常に監視し、複数のCPU1_1〜1_4が同じアドレスの命令を同じタイミングでフェッチする場合に、キャッシュ監視部9内の選択情報14を変更し、1個の命令キャッシュメモリ2から複数のCPUへ命令を供給するSIMDモードとなる。
図6は、実施形態2に係るデータ処理装置100の構成例を示すブロック図である。
本実施形態2において、データ処理装置100は、複数のCPUのうちどのCPUが、SIMD動作するM個のCPUとして機能するかを指定することが可能なモード設定機構を、共有バス6のバス調停回路内に備えることができる。モード設定機構によってSIMD動作すると指定された複数のCPUから同一アドレスに対する複数のアクセス要求が同時に発生したときには、それら複数のアクセス要求相互間の調停は行わず、当該同一アドレスによるメモリ7のアクセスを1回だけ実行して、その結果を指定された複数のCPUに並列に供給する(ブロードキャストする)。バス調停は、そのアクセスとその他のアクセス要求との間で実行される。
本実施形態2において、データ処理装置100は、複数のCPUが命令フェッチを要求するときに発行するアドレスを常に監視し、同じアドレスの命令コードのフェッチを同時に要求する複数のCPUを、SIMD動作するM個のCPUとして指定する。指定されたCPUについては上述の「モード設定」と同様に、同じアドレスの命令コードをフェッチする複数のアクセス要求相互間の調停は行わず、当該同一アドレス対するメモリ7のアクセスを1回だけ実行して、その結果読み出された命令コードを、指定された複数のCPUにブロードキャストする。バス調停は、そのアクセス要求とその他のアクセス要求との間で実行される。
図9は、実施形態3に係るデータ処理装置100の構成例を示すブロック図である。
本実施形態3において、データ処理装置100は、複数のCPUのうちどのCPUが、SIMD動作するM個のCPUとして機能するかを指定することが可能なモード設定機構を、共有バス6のバス調停回路内に備えることができる。モード設定機構によってSIMD動作すると指定された複数のCPUに対応する命令キャッシュメモリから同一キャッシュフィルアドレスの複数のアクセス要求が同時に発生したときには、それら複数のアクセス要求相互間の調停は行わない。当該同一キャッシュフィルアドレスによる主メモリ7からのキャッシュフィルを1回だけ実行して、その結果を指定された複数の命令キャッシュメモリに同時に並行してキャッシュフィルする。バス調停は、そのアクセスとその他のアクセス要求との間で実行される。
本実施形態3において、データ処理装置100は、複数の命令キャッシュメモリが要求するキャッシュフィルアドレスを常に監視し、同じアドレスのキャッシュフィルを要求する命令キャッシュメモリに対応するCPUを、SIMD動作するM個のCPUとして指定する。指定されたCPUについては上述の「モード設定」と同様に、同時に同じアドレスについてされるキャッシュフィルのための複数のアクセス要求相互間の調停は行わず、当該同一アドレスによる主メモリ7からのキャッシュフィルを1回だけ実行して、その結果読み出された命令コードを、指定された複数の命令キャッシュメモリにブロードキャストする。バス調停は、そのアクセス要求とその他のアクセス要求との間で実行される。
図12は、実施形態4に係るデータ処理装置の構成例を示すブロック図である。
図14は、実施形態5に係るデータ処理装置の構成例を示すブロック図である。
2 命令キャッシュメモリ(I$)
3 データキャッシュメモリ(D$)
4 命令キャッシュセレクタ(SEL)
5 命令キャッシュ共通バス
51 命令バッファ
6 共通バス
7 メモリ(メインメモリまたは2次キャッシュメモリ)
8 命令デコード共通バス
9 キャッシュ監視部
10 単一CPUブロック
11 演算実行部(EX)
12 命令デコード部(DE)
13 セレクタ
14 選択情報
100 データ処理装置(複数CPUブロック)
101 画像処理IP
102 音声処理IP
103 DMAコントローラ
104 SRAM
105 フラッシュメモリ(Flash)
106 周辺回路(タイマ等)
107 外部インターフェース(I/F)
108 システムバス
1000 メディア処理システム
Claims (5)
- 複数のCPUと、前記複数のCPUのそれぞれに対応する複数のメモリとを備え、
前記複数のCPUがそれぞれ対応するメモリから互いに異なるアドレスの命令コードをフェッチする要求を発生させたときには、それぞれ対応するメモリから当該命令コードを対応するCPUに供給し、
前記複数のCPUがそれぞれ対応するメモリから同じアドレスの命令コードをフェッチする要求を発生させたときには、前記複数のメモリのうちの1個のメモリから当該同じアドレスに対する1回のアクセスで読み出した当該命令コードを、前記複数のCPUに並列に供給し、
前記メモリは命令キャッシュメモリであり、命令バッファをさらに備え、前記命令バッファは、前記複数のCPUと前記複数の命令キャッシュメモリとに接続され、
前記命令バッファは、前記複数のCPUが、所定期間内に同じアドレスの命令コードをフェッチする要求を発生させたときには、前記複数の命令キャッシュメモリのうちの1個の命令キャッシュメモリから当該アドレスに対する1回のアクセスで読み出した当該命令コードを、前記複数のCPUに供給し、
前記命令バッファは、前記複数のCPUが、前記所定期間内に互いに異なるアドレスの命令コードをフェッチする要求を発生させたときには、それぞれ対応する命令キャッシュメモリから当該命令コードを対応するCPUに供給する、データ処理装置。 - 請求項1において、前記複数のCPUのうちM個のCPUが前記所定期間内に同じアドレスの命令コードをフェッチする要求を発生させ、他のN個のCPUが前記所定期間内に前記同じアドレスとは異なるアドレスの命令コードをフェッチする要求を発生させたときには(MとNは整数)、
前記M個のCPUに対応するM個の命令キャッシュメモリのうちの1個の命令キャッシュメモリから当該同じアドレスに対する1回のアクセスで読み出した当該命令コードを、前記M個のCPUに供給し、
前記N個のCPUに対応するN個の命令キャッシュメモリからは、それぞれ対応するCPUに、対応する命令コードを供給する、データ処理装置。 - 請求項1において、前記複数のメモリのうち、アクセス対象外のメモリを低消費電力モードに遷移させる、データ処理装置。
- 複数のCPUと、前記複数のCPUのそれぞれに対応する複数のメモリと、命令デコード共通バスとを備え、
前記複数のCPUがそれぞれ対応するメモリから互いに異なるアドレスの命令コードをフェッチする要求を発生させたときには、それぞれ対応するメモリから当該命令コードを対応するCPUに供給し、
前記複数のCPUがそれぞれ対応するメモリから同じアドレスの命令コードをフェッチする要求を発生させたときには、前記複数のメモリのうちの1個のメモリから当該同じアドレスに対する1回のアクセスで読み出した当該命令コードを、前記複数のCPUに並列に供給し、
前記複数のCPUのそれぞれは、演算実行部と命令デコード部とを含み、
前記命令デコード共通バスは、前記複数のCPUの演算実行部と、前記複数のCPUの命令デコード部とに接続され、
前記複数のCPUが互いに異なるアドレスの命令コードをフェッチする要求を発生させたときには、それぞれ対応する命令デコード部から当該命令コードのデコード結果を対応する演算実行部に供給し、
前記複数のCPUが同じアドレスの命令コードをフェッチする要求を発生させたときには、前記複数のCPUの命令デコード部のうちの1個の命令デコード部がデコードした当該命令コードのデコード結果を、対応する演算実行部に並列に供給する、データ処理装置。 - 請求項4において、前記複数の命令デコード部のうち、命令デコード動作を行わない命令デコード部を低消費電力モードに遷移させる、データ処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014160967A JP6396715B2 (ja) | 2014-08-07 | 2014-08-07 | データ処理装置 |
US14/804,293 US9715454B2 (en) | 2014-08-07 | 2015-07-20 | Data processing device with multiple CPUs operating as an SIMD type |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014160967A JP6396715B2 (ja) | 2014-08-07 | 2014-08-07 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016038690A JP2016038690A (ja) | 2016-03-22 |
JP6396715B2 true JP6396715B2 (ja) | 2018-09-26 |
Family
ID=55267503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014160967A Active JP6396715B2 (ja) | 2014-08-07 | 2014-08-07 | データ処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9715454B2 (ja) |
JP (1) | JP6396715B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10394603B2 (en) * | 2017-07-28 | 2019-08-27 | Genband Us Llc | Virtual container processing on high performance computing processors |
CN112506851B (zh) * | 2020-12-02 | 2022-02-11 | 广东电网有限责任公司佛山供电局 | 一种解决多核访问冲突的soc芯片架构构建方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0429733B1 (en) * | 1989-11-17 | 1999-04-28 | Texas Instruments Incorporated | Multiprocessor with crossbar between processors and memories |
JPH04291642A (ja) | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | キャッシュ制御方式 |
JP3199205B2 (ja) * | 1993-11-19 | 2001-08-13 | 株式会社日立製作所 | 並列演算装置 |
US5696985A (en) * | 1995-06-07 | 1997-12-09 | International Business Machines Corporation | Video processor |
JPH09198310A (ja) | 1996-01-19 | 1997-07-31 | Nec Eng Ltd | マルチプロセッサシステム |
EP0863462B8 (en) * | 1997-03-04 | 2010-07-28 | Panasonic Corporation | Processor capable of efficiently executing many asynchronous event tasks |
US6125429A (en) * | 1998-03-12 | 2000-09-26 | Compaq Computer Corporation | Cache memory exchange optimized memory organization for a computer system |
JP2000268006A (ja) * | 1999-03-15 | 2000-09-29 | Fuji Xerox Co Ltd | マルチプロセッサシステム |
US20030115402A1 (en) * | 2001-11-16 | 2003-06-19 | Fredrik Dahlgren | Multiprocessor system |
US7555607B2 (en) * | 2005-11-10 | 2009-06-30 | Hewlett-Packard Development Company, L.P. | Program thread syncronization for instruction cachelines |
US7707388B2 (en) * | 2005-11-29 | 2010-04-27 | Xmtt Inc. | Computer memory architecture for hybrid serial and parallel computing systems |
CN101379481A (zh) * | 2006-08-23 | 2009-03-04 | 日本电气株式会社 | 处理元件、混合模式并行处理器系统、处理元件方法、混合模式并行处理器方法、处理元件程序、以及混合模式并行处理器程序 |
JP5229326B2 (ja) * | 2008-09-24 | 2013-07-03 | 富士通株式会社 | マルチコアcpuにおける消費電力制御方法,消費電力制御プログラム及び情報処理システム |
US8266504B2 (en) * | 2009-04-14 | 2012-09-11 | International Business Machines Corporation | Dynamic monitoring of ability to reassemble streaming data across multiple channels based on history |
JP5379223B2 (ja) * | 2009-04-22 | 2013-12-25 | パナソニック株式会社 | 情報処理装置 |
US8230176B2 (en) * | 2009-06-26 | 2012-07-24 | International Business Machines Corporation | Reconfigurable cache |
JP2011034190A (ja) * | 2009-07-30 | 2011-02-17 | Renesas Electronics Corp | データ処理装置 |
JP5742908B2 (ja) * | 2013-10-03 | 2015-07-01 | 富士通株式会社 | マルチコアプロセッサシステム、制御方法および制御プログラム |
-
2014
- 2014-08-07 JP JP2014160967A patent/JP6396715B2/ja active Active
-
2015
- 2015-07-20 US US14/804,293 patent/US9715454B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20160041912A1 (en) | 2016-02-11 |
US9715454B2 (en) | 2017-07-25 |
JP2016038690A (ja) | 2016-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11042382B2 (en) | Apparatus, systems, and methods for providing computational imaging pipeline | |
CN107408036B (zh) | 用户级分叉与结合处理器、方法、系统和指令 | |
US7814252B2 (en) | Asymmetric multiprocessor | |
US10860487B2 (en) | Multi-core processing device and method of transferring data between cores thereof | |
US20120198165A1 (en) | Mechanism to Update the Status of In-Flight Cache Coherence In a Multi-Level Cache Hierarchy | |
CN108885586B (zh) | 用于以有保证的完成将数据取出到所指示的高速缓存层级的处理器、方法、系统和指令 | |
US20120173847A1 (en) | Parallel processor and method for thread processing thereof | |
JP2012038293A (ja) | マシンビジョン用マルチプロセッサシステムオンチップ | |
JP2013521581A (ja) | 多重プロセッサを用いて状態情報を失わずにビデオ及び/又はグラフィクスデータを処理するための方法、システム及び装置 | |
US20120311266A1 (en) | Multiprocessor and image processing system using the same | |
US8694705B2 (en) | Information processing device | |
US9201821B2 (en) | Interrupt timestamping | |
EP3979072B1 (en) | Firmware boot task distribution to enable low latency boot performance | |
US10872004B2 (en) | Workload scheduling and coherency through data assignments | |
JP4457047B2 (ja) | マルチプロセッサシステム | |
US7337251B2 (en) | Information processing device with priority-based bus arbitration | |
JP2007219816A (ja) | マルチプロセッサシステム | |
US20170097894A1 (en) | Memory Attribute Sharing Between Differing Cache Levels of Multilevel Cache | |
JP6396715B2 (ja) | データ処理装置 | |
US9035961B2 (en) | Display pipe alternate cache hint | |
JP5636276B2 (ja) | 半導体装置 | |
JP2008041059A (ja) | マルチプロセッサ制御装置及び情報処理装置 | |
KR20210091048A (ko) | Soc의 동적 열 분배를 위한 시스템, 장치 및 방법 | |
US20240004808A1 (en) | Optimized prioritization of memory accesses | |
US11157329B2 (en) | Technology for managing per-core performance states |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20170330 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170524 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180529 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180807 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180830 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6396715 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |