KR20210091048A - Soc의 동적 열 분배를 위한 시스템, 장치 및 방법 - Google Patents

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KR20210091048A
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롤프 쿠에니스
매튜 롱
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인텔 코포레이션
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Abstract

일 실시예에서, 프로세서는: 동작들을 실행하기 위한 제1 복수의 IP(intellectual property) 회로; 및 제2 복수의 통합된 전압 레귤레이터 - 제2 복수의 통합된 전압 레귤레이터는 제1 복수의 IP 회로에 대해 초과 배치됨 - 를 포함한다. 다른 실시예들이 설명되고 청구된다.

Description

SOC의 동적 열 분배를 위한 시스템, 장치 및 방법
실시예들은 내부 전압 레귤레이터들에 의해 프로세서에 전력을 공급하는 것에 관한 것이다.
현대의 프로세서들에서는, 하나 이상의 전압 레귤레이터와 같은 외부 전원으로부터 전력이 공급될 수 있다. 프로세서의 내부에는, 많은 경우에, 들어오는 전압을 더 조절하고 이것을 프로세서 내의 처리 유닛들에 제공하는 하나 이상의 통합된 전압 레귤레이터가 있다. 통합된 전압 레귤레이터들은 더 빠른 응답 시간 및 보드/패키지 임피던스 및 인덕턴스의 제거로 인해 외부 전압 레귤레이터에 의해 가능한 것보다 더 낮은 전압에서 트랜지스터를 동작시킴으로써 전체 시스템의 전력 감소 기회를 제공한다. 트랜지스터에서의 활성 전력 절감은 전압 감소의 제곱이다. 그러나, 전압 감소는 레귤레이터 효율성을 희생하여 이루어진다.
내부 레귤레이터를 사용하고 전력을 감소시키는 것은 성능 향상 기회로 옮겨갈 수 있다. 그러나, 인덕턴스 국소성 문제(inductance locality issue)들로 인해 통상적으로 구현되는 바와 같은 다이 상의 하나의 장소에서의 온-다이 레귤레이터들의 집중은 국소적인 핫 스폿(hot spot)들을 생성할 수 있다. 이러한 배열은 핫 스폿들을 악화시킬 수 있고, 일부 경우들에서 통합된 레귤레이터들이 약속하는 성능에서의 잠재적 이득들을 제한한다. 더 나쁜 경우의 시나리오들에서, 피크 성능은 실제로 손해를 볼 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 일부분의 블록도이다.
도 2는 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 3은 본 발명의 또 다른 실시예에 따른 멀티도메인 프로세서의 블록도이다.
도 4는 다중 코어를 포함하는 프로세서의 실시예이다.
도 5는 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 6은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 7은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 8은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 프로세서의 블록도이다.
도 10은 본 발명의 실시예에 따른 대표적인 SoC의 블록도이다.
도 11은 본 발명의 실시예에 따른 또 다른 예시적 SoC의 블록도이다.
도 12는 실시예들이 함께 사용될 수 있는 예시적인 시스템의 블록도이다.
도 13은 실시예들이 함께 사용될 수 있는 또 다른 예시적인 시스템의 블록도이다.
도 14는 대표적인 컴퓨터 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 시스템의 블록도이다.
도 16은 실시예에 따른 동작들을 수행하기 위한 집적 회로를 제조하기 위해 사용되는 IP 코어 개발 시스템을 예시하는 블록도이다.
도 17은 실시예에 따른 프로세서의 하이 레벨 뷰의 블록도이다.
도 18은 실시예에 따른 코어의 블록도이다.
도 19는 본 발명의 실시예에 따른 LDO의 개략도이다.
도 20은 실시예에 따른 프로세서의 단면도이다.
도 21은 본 발명의 실시예에 따른 방법의 흐름도이다.
도 22는 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
다양한 실시예들에서, 프로세서 또는 다른 SoC(system on chip)에는, 인에이블 또는 디스에이블되도록 동적으로 또는 정적으로 제어가능한 IVR(integrated voltage regulator)들이 제공될 수 있다. 보다 구체적으로, 실시예들은 정적 기반 제어의 경우에 프로세서 내의 잠재적인 핫 스폿들에 관한 선험적 정보에 기초하여 분산 IVR 컴포넌트들이 인에이블 또는 디스에이블될 수 있게 하는 기술을 제공한다. 그 대신에, 동적 기반 제어를 위해, 사용 중에 식별된 실제 핫 스폿 정보는 하나 이상의 IVR 또는 그의 부분들이 인에이블 또는 디스에이블되도록 동적으로 제어하기 위해 사용될 수 있다.
일부 경우들에서, 본 명세서의 기술은 어떤 열적 조건도 존재하지 않을 때 국소적으로 위치된 IVR로부터 주어진 코어 또는 다른 처리 유닛에 전력을 제공하기 위해 사용될 수 있다. 대신에, 열적 조건의 경우, 더 원격에 위치된 IVR로부터 전력이 제공될 수 있다. 실시예들에서 IVR들은 로우 드롭아웃 레귤레이터(low dropout regulator, 이하 LDO)들의 형태를 취할 수 있다. 일부 경우들에서, 동적 제어는, 전력 요건들을 충족시키면서 동시에 하나 이상의 핫 스폿의 위치 주위의 열 소산을 감소시키는 것을 가능하게 하기 위해 주어진 LDO의 전력 게이트들의 수를 제어하기 위해 사용될 수 있다. 대조적으로, 많은 전형적인 IVR들은 에너지 저장을 제공하기 위해 인덕터들을 구현하는 스위칭 타입 전압 레귤레이터로 형성된다. 이 전형적인 IVR들에서, IVR들이 이러한 인덕터들과 밀접하게 결합되고 이는 물리적 레이아웃 동안 그들의 배치를 제한하기 때문에, 배치 문제들이 악화된다. 또한 전형적인 IVR들에서, 이들은 종종 다이 상의 중심 위치에 위치되며, 이는 잠재적으로 핫 스폿들을 생성하거나 악화시킬 수 있다.
대조적으로, 본 명세서에 기술된 바와 같은 LDO들에 의하면, 레이아웃 제약조건들이 완화되는데, 그 이유는 LDO들이 반도체 다이 상의 사실상 어디든지 위치될 수 있고 물리적으로 분산된 전력 게이트들과 연관될 수 있기 때문이다. 분산 전력 스테이지들의 초과 배치(oversubscription)에 의해, 하나 이상의 레귤레이터는 핫 스폿에 가까이 위치될 때 퓨즈 오프되거나 동적으로 턴 오프될 수 있다. 실시예들에서, 열 핫 스폿들은 IVR로부터의 최소한의 영향으로 감소된 전압에서 동작하는 것으로부터 열 개선을 볼 수 있어서, 균일하게 분포된 전력 분배 솔루션과 비교하여 피크 성능을 증가시키되, IVR들이 하나의 위치에 집중되는 구현과 비교하여 훨씬 더 크게 증가시킬 수 있다. 본 명세서의 실시예들은 레귤레이터들 및/또는 전력 게이트들의 초과 배치 및/또는 선택적 제어에 기초한 열 제어를 다루지만, 미세(fine grain) 제어 상황에서, 레귤레이터들 및/또는 전력 게이트들의 인에이블링을 우선순위화하는 것이 또한 가능하여, 열 핫 스폿 근처에 가장 가깝게 위치되는 이러한 컴포넌트들이 인에이블될 마지막 것이 될 수 있고 디스에이블될 첫번째 것이 될 수 있도록 한다는 점에 유의한다.
레귤레이터들의 초과 배치 및 일부의 디스에이블에 의해, 실시예들은 레귤레이터들의 베이스라인 배치에 대한 관심사를 해결할 수 있는데, 그 이유는 많은 핫 스폿들이 시나리오 의존적이기 때문이다(동적으로 제어하기 위한 경우). 다른 경우들에서, 포스트-실리콘 상관(post-silicon correlation)이 LDO 활동을 감소시키도록 최상의 장소들을 타겟팅하는데 이용될 수 있다(퓨즈된 디스에이블에 대한 경우). 제조 전에 일정한 핫 스폿이 존재하는 것으로 알려진 경우들에서, 해당 영역 주위의 하나 이상의 LDO를 감소시키거나 제거하는 것이 물리적 레이아웃에서 달성될 수 있다. 예를 들어, 특정 프로세서 유형(예를 들어, 그래픽 프로세서)이 고온에서 실행되는 것으로 알려져 있다고 가정한다. 이 예에서, 레이아웃 동안에, LDO들은 프로세서 설계에서 그래픽 프로세서에 대해 가장 먼 영역에 위치될 수 있거나, 또는 덜 극단적인 경우에는, 일부 더 적은 양의 LDO들이 그래픽 프로세서에 가까운 관계로 위치될 수 있다.
실시예들에서, LDO 출력 스테이지들은 국소화된 핫 스폿과 연관될 때 정적으로 퓨즈 오프되거나 동적으로 턴 오프될 수 있다. 일 실시예에서, 그러한 제어는 프로세서가 사분면(quadrant)들로 분할되는 높은 세분성(granularity)에 및 하이 레벨에 있을 수 있으며, 여기서 각각의 사분면은 이산 전력 게이트들의 백분율로 동작하도록 제어될 수 있다. 이런 하이 레벨 예에서, 동적 동작 조건들(예컨대, 활동 및/또는 온도)에 좌우되어, LDO의 출력 스테이지의 전력 게이트들의 (예들로서) 0%, 25%, 50% 또는 100%가 동작을 위해 인에이블될 수 있다. 이와 같이, 실시예들에서, 접합 온도(Tj)가 성능을 제한하는 경우에 피크 성능이 증가될 수 있다. 게다가, 주어진 사용 사례들에 대해, 실시예들은 핫 스폿들을 감소시키는 것에 의해 감소된 전력 소비를 가능하게 할 수 있다. 다양한 실시예들에서, 핫 스폿들은 최소화될 수 있는데, 그 이유는 이들이 본 명세서에 설명된 통합된 전압 레귤레이터들의 정적, 동적 또는 정적 및 동적 제어의 조합에 의해 다이 전체에 걸쳐 고르게 분포될 수 있기 때문이다.
실시예들은 상이한 세분성 레벨들에 적용될 수 있는 매우 다양한 기술들 및 구현들을 제공한다는 것을 이해해야 한다. 일부 경우들에서, 프로세서 다이는 영역 기반으로, 예를 들어, 사분면 기반으로 제어될 수 있는 다중의 LDO를 포함할 수 있다. 다른 경우들에서, 더 크거나 더 낮은 세분성들이 가능하다. 예를 들어, 일부 경우들에서, 프로세서는 8, 16 또는 또 다른 수의 세그먼트들로 분할될 수 있고, 각각은 개별적으로 제어될 수 있는 연관된 LDO들을 갖는다. 그러한 개별 제어는 주어진 LDO의 인에이블 또는 디스에이블뿐만 아니라, 인에이블 또는 디스에이블될 LDO의 전력 게이트들의 수의 선택적 제어를 포함한다. 제어 메커니즘들은 또한 상이한 세분성들로 적용될 수 있다는 것을 이해해야 한다. 일부 경우들에서, (전력 제어 유닛(power control unit, PCU)과 같은) 프로세서에 걸친 전력 제어기는, 예를 들어, 프로세서 전체에 걸쳐 위치된 센서들로부터 획득된 열 정보에 적어도 부분적으로 기초하여, 본 명세서에 설명된 위치 선택적 전압 레귤레이터 제어를 담당하는 1차 에이전트일 수 있다. 다른 경우들에서, PCU는 코어 당(또는 심지어 더 작은 세분성) 기준으로 위치 선택적 전압 레귤레이터 동작들을 제어할 수 있는 개별 코어-포함된 전력 관리 에이전트들과 같은 부가의 전력 관리 에이전트들과 협력하여 작용할 수 있다.
이하의 실시예들은 컴퓨팅 플랫폼들 또는 프로세서들에서와 같이, 특정 집적 회로들에서의 에너지 보존 및 에너지 효율성을 참조하여 설명되지만, 다른 실시예들은 다른 타입들의 집적 회로들 및 로직 디바이스들에 적용 가능하다. 본 명세서에 설명되는 실시예들의 유사한 기술들 및 교시들은, 더 나은 에너지 효율성 및 에너지 보존으로부터 또한 이익을 얻을 수 있는 다른 타입의 회로들 또는 반도체 디바이스들에 적용될 수 있다. 예를 들어, 개시된 실시예들은 임의의 특정 타입의 컴퓨터 시스템들에 제한되지 않는다. 즉, 개시된 실시예들은 서버 컴퓨터(예를 들어, 타워, 랙, 블레이드, 마이크로 서버 등), 통신 시스템, 저장 시스템, 임의의 구성의 데스크톱 컴퓨터, 랩톱, 노트북, 및 태블릿 컴퓨터(2:1 태블릿, 패블릿 등을 포함함)의 범위에 이르는 상이한 수많은 상이한 시스템 타입들에 사용될 수 있으며, 핸드헬드 디바이스, SoC들 및 내장형 애플리케이션과 같은 다른 디바이스들에도 사용될 수 있다. 핸드헬드 디바이스의 어떤 예들은 스마트폰과 같은 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 내장형 애플리케이션은 통상적으로 마이크로컨트롤러, DSP(Digital Signal Processor), 네트워크 컴퓨터들(NetPC), 셋톱 박스들, 네트워크 허브들, WAN(Wide Area Network) 스위치들, 착용가능 디바이스들, 또는 아래 교시되는 기능들 및 동작들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다. 더욱이, 모바일 폰, 스마트폰 및 패블릿과 같은 표준 음성 기능을 갖는 이동 단말기에서, 및/또는 많은 착용 가능 장치, 태블릿, 노트북, 데스크톱, 마이크로 서버, 서버 등과 같은 표준 무선 음성 기능 통신 능력이 없는 비이동 단말기에서 실시예들이 구현될 수 있다. 더욱이, 본 명세서에 설명된 장치들, 방법들, 및 시스템들은 물리적 컴퓨팅 디바이스들에 제한되지 않고, 에너지 보존 및 효율성을 위한 소프트웨어 최적화들에 또한 관련될 수 있다. 이하의 설명에서 쉽게 명백해지는 바와 같이, (하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 참조하든 간에) 본 명세서에 설명된 방법들, 장치들, 및 시스템들의 실시예들은 미국 경제의 큰 부분을 포함하는 제품들에서의 전력 보존 및 에너지 효율성을 위해 그런 것처럼, '그린 기술(green technology)' 미래에 필수적인 것이다.
이제 도 1을 참조하면, 본 발명의 실시예에 따른 시스템의 일부분의 블록도가 도시된다. 도 1에 도시된 바와 같이, 시스템(100)은 도시된 대로 멀티코어 프로세서인 프로세서(110)를 포함하여, 다양한 컴포넌트들을 포함할 수 있다. 프로세서(110)는 외부 전압 레귤레이터(160)를 통해 전원(150)에 결합될 수 있는데, 외부 전압 레귤레이터는 제1 전압 변환을 수행하여 1차 조절된 전압(primary regulated voltage)을 프로세서(110)에 제공할 수 있다.
알 수 있는 바와 같이, 프로세서(110)는 다중 코어(120a-120n)를 포함하는 단일 다이 프로세서일 수 있다. 또한, 각각의 코어는 적어도 하나의 및 잠재적으로 다중의 통합된 전압 레귤레이터(integrated voltage regulator, IVR)(125a-125x)와 연관될 수 있으며, 이들 각각은 1차 조절된 전압을 수신하고 IVR과 연관된 프로세서의 하나 이상의 에이전트에 제공될 동작 전압을 생성한다. 따라서, 각각의 개별 코어의 전압 및 이로 인한 전력 및 성능의 미세 제어를 가능하게 하는 IVR 구현이 제공될 수 있다. 이와 같이, 각각의 코어는 독립적인 전압 및 주파수에서 동작할 수 있어서, 큰 융통성을 가능하게 하고 전력 소비와 성능의 균형을 맞추는 폭넓은 기회를 제공한다. 본 명세서에 설명된 바와 같이, (실시예에서 LDO(low dropout regulator)들로서 구현될 수 있는) 제어가능한 양의 IVR들(125)(및/또는 그의 전력 게이트들)이, 본 명세서에서 보다 완전히 설명되는 바와 같이, 프로세서(110) 내의 동적 열 분배가 발생할 수 있도록, 열 정보에 적어도 부분적으로 기초하여 인에이블될 수 있다.
도 1을 여전히 참조하면, 프로세서 내에 입/출력 인터페이스(132), 또 다른 인터페이스(134), 및 통합된 메모리 제어기(136)를 포함하는 추가적인 컴포넌트들이 존재할 수 있다. 알 수 있는 바와 같이, 이들 컴포넌트들 각각은 하나 이상의 다른 통합된 전압 레귤레이터(125y)에 의해 전력을 공급받을 수 있다. 일 실시예에서, 인터페이스(132)는 Intel® QPI(Quick Path Interconnect) 인터커넥트에 대한 동작을 가능하게 할 수 있는데, 이 인터커넥트는 물리 계층, 링크 계층, 및 프로토콜 계층을 포함하는 다중 계층을 포함하는 캐시 코히어런스 프로토콜(cache coherent protocol)로 PtP(Point-to-Point) 링크들을 제공한다. 다음 차례로, 인터페이스(134)는 PCIeTM(Peripheral Component Interconnect Express) 프로토콜을 통해 통신할 수 있다.
프로세서(110)에 대하여 전력 관리 동작들을 수행하는 하드웨어, 소프트웨어 및/또는 펌웨어를 포함할 수 있는 PCU(Power Control Unit)(138)가 또한 도시된다. 알 수 있는 바와 같이, PCU(138)는 디지털 인터페이스를 통해 외부 전압 레귤레이터(160)에 제어 정보를 제공하여 전압 레귤레이터로 하여금 적절한 조절된 전압을 생성하도록 야기한다. PCU(138)는 또한 또 다른 디지털 인터페이스를 통해 IVR들(125)에 제어 정보를 제공하여 생성된 동작 전압을 제어하게 한다(또는 대응하는 IVR이 저전력 모드에서 디스에이블되도록 야기한다). 다양한 실시예들에서, PCU(138)는 하드웨어 기반 전력 관리를 수행하기 위해 다양한 전력 관리 로직 유닛을 포함할 수 있다. 그러한 전력 관리는 (예를 들어, 다양한 프로세서 하드웨어에 의해, 그리고 이는 작업부하 및/또는 전력, 열 또는 다른 프로세서 제약들에 의해 트리거될 수 있음) 전체적으로 프로세서 제어될 수 있고 및/또는 전력 관리는 외부 소스들(플랫폼 또는 관리 전력 관리 소스 또는 시스템 소프트웨어와 같은 것)에 응답하여 수행될 수 있다.
또한, 도 1은 PCU(138)가 (마이크로컨트롤러로서 구현될 수 있는) 별개의 처리 엔진인 구현을 도시하지만, 일부 경우들에서 전용 전력 제어기에 추가하여 또는 그 대신에, 각각의 코어는 전력 소비를 더 자율적으로 독립적으로 제어하기 위해 전력 제어 에이전트를 포함하거나 이와 연관될 수 있다는 것을 이해해야 한다. 일부 경우들에서, 계층적 전력 관리 아키텍처가 제공될 수 있고, PCU(138)는 코어들(120) 각각과 연관된 대응하는 전력 관리 에이전트들과 통신 상태에 있다.
PCU(138)에 포함된 하나의 전력 관리 로직 유닛은 위치 선택적 레귤레이터 제어기일 수 있고, 이것은 IVR들(125)의 독립적인 인에이블링 및 디스에이블링을 제어하기 위해 사용되어, 주어진 레귤레이터의 소정 수의 전력 게이트들을 인에이블 또는 디스에이블하도록 완전히 또는 선택적으로 제어한다.
예시의 편의를 위해 도시되지는 않았지만, 프로세서(110) 내에는 추가적인 제어 회로, 및 내부 메모리들, 예를 들어, 캐시 메모리 계층구조의 하나 이상의 레벨 등과 같은 다른 컴포넌트들과 같은 추가적인 컴포넌트들이 존재할 수 있음을 이해해야 한다. 더욱이, 도 1의 구현에서는 통합된 전압 레귤레이터와 함께 도시되지만, 실시예들이 이것에만 제한되는 것은 아니다.
본 명세서에 설명된 전력 관리 기술은 OSPM(operating system (OS)-based power management) 메커니즘과 독립적이고 상보적일 수 있다는 점에 유의한다. 하나의 예시적인 OSPM 기술에 따르면, 프로세서는 다양한 성능 상태들 또는 레벨들에서, 소위 P 상태들, 즉 P0으로부터 PN까지 동작할 수 있다. 일반적으로, P1 성능 상태는 OS에 의해 요청될 수 있는 최고로 보장된 성능 상태에 대응할 수 있다. 본 명세서에 설명된 실시예들은 다양한 입력들 및 프로세서 동작 파라미터들에 기초하여, P1 성능 상태의 보장된 주파수에 대한 동적 변경들을 가능하게 할 수 있다. 이러한 P1 상태에 더하여, OS는 더 높은 성능 상태, 즉 P0 상태를 추가로 요청할 수 있다. 따라서, 이러한 P0 상태는 기회주의적(opportunistic) 또는 터보 모드 상태일 수 있는데, 여기서 전력 및/또는 열 예산을 쓸 수 있을 때, 프로세서 하드웨어는 프로세서 또는 그것의 적어도 일부분들을 보장된 주파수보다 높은 주파수에서 동작하도록 구성할 수 있다. 많은 구현들에서, 프로세서는 P1 보장된 최대 주파수를 넘는 다중의 소위 빈 주파수(bin frequency)를 포함하여, 제조 동안 특정 프로세서에 퓨즈된 또는 다른 방식으로 기입된 바와 같은 그 특정 프로세서의 최대 피크 주파수까지 초과할 수 있다. 또한, 하나의 OSPM 메커니즘에 따르면, 프로세서는 다양한 전력 상태들 또는 레벨들에서 동작할 수 있다. 전력 상태들과 관련하여, OSPM 메커니즘은 일반적으로 C 상태들, C0, C1 내지 Cn 상태들로서 지칭되는 상이한 전력 소비 상태들을 지정할 수 있다. 코어가 활성일 때 그것은 C0 상태에서 실행되며, 코어가 유휴일 때 그것은 코어 논-제로 C-상태(예를 들어, C1-C6 상태들)라고도 지칭되는 코어 저 전력 상태에 놓일 수 있으며, 각각의 C 상태는 (C6이 C1보다 더 깊은 저전력 상태에 있고, 등등이 되도록) 저 전력 소비 레벨에 있다.
많은 상이한 유형의 전력 관리 기술들이 상이한 실시예들에서 개별적으로 또는 조합되어 사용될 수 있다는 점을 이해해야 한다. 대표적인 예로서, 전력 제어기는 하나 이상의 코어 또는 다른 프로세서 로직의 동작 전압 및/또는 동작 주파수가 동적으로 제어되어 특정 상황에서의 전력 소비를 감소시키는 DVFS(dynamic voltage frequency scaling)의 몇몇 형태에 의해 프로세서가 전력 관리되도록 제어할 수 있다. 일례에서, DVFS는 캘리포니아주 산타 클라라 소재의 Intel Corporation으로부터 입수가능한 Enhanced Intel SpeedStepTM 기술을 이용하여 수행되어 최저 전력 소비 레벨에서 최적 성능을 제공할 수 있다. 또 다른 예에서, 인텔 TurboBoostTM 기술을 사용하여 DVFS를 수행하여 하나 이상의 코어 또는 다른 계산 엔진들이 조건(예를 들어, 작업부하 및 가용성)에 기초하여 보장된 동작 주파수보다 높게 동작하게 할 수 있다.
특정 예에서 사용될 수 있는 또 다른 전력 관리 기술은 상이한 계산 엔진들 간의 작업 부하들의 동적 스와핑(dynamic swapping)이다. 예를 들어, 프로세서는 상이한 전력 소비 레벨에서 동작하는 비대칭 코어들 또는 다른 처리 엔진들을 포함하여, 전력 제한된 상황에서, 하나 이상의 작업부하가 저 전력 코어 또는 다른 계산 엔진상에서 실행되도록 동적으로 스위칭되도록 할 수 있다. 또 다른 예시적인 전력 관리 기술은 HDC(hardware duty cycling)이며, 이는 코어들 및/또는 다른 계산 엔진들이 듀티 사이클에 따라 주기적으로 인에이블 및 디스에이블되게 야기하여서, 하나 이상의 코어가 듀티 사이클의 비활성 주기 동안 비활성화되고 듀티 사이클의 활성 주기 동안 활성화되도록 할 수 있다. 이 특정의 예들로 설명되어 있지만, 특정의 실시예들에서 많은 다른 전력 관리 기술들이 사용될 수 있다는 것을 이해해야 한다.
실시예들은 서버 프로세서들, 데스크톱 프로세서들, 모바일 프로세서들 등을 포함하는 다양한 시장들을 위한 프로세서들에서 구현될 수 있다. 이제 도 2를 참조하면, 본 발명의 실시예에 따른 프로세서의 블록도가 도시된다. 도 2에 도시된 바와 같이, 프로세서(200)는 복수의 코어(210a-210n)를 포함하는 멀티코어 프로세서일 수 있다. 일 실시예에서, 각각의 그러한 코어는, 독립적인 전력 도메인의 것일 수 있으며, 작업부하에 기초하여 활성 상태들 및/또는 최대 성능 상태들에 진입하고 이로부터 벗어나도록 구성될 수 있다. 다양한 코어들은 인터커넥트(215)를 통해 다양한 컴포넌트들을 포함하는 시스템 에이전트(220)에 결합될 수 있다. 알 수 있는 바와 같이, 시스템 에이전트(220)는 최종 레벨 캐시일 수 있는 공유 캐시(230)를 포함할 수 있다. 또한, 시스템 에이전트는 예를 들어, 메모리 버스를 통해 시스템 메모리(도 2에는 도시되지 않음)와 통신하기 위한 통합된 메모리 제어기(240)를 포함할 수 있다. 시스템 에이전트(220)는 또한 다양한 인터페이스들(250) 및 본 명세서에 설명된 전력 관리 기술들을 수행하기 위한 로직을 포함할 수 있는 전력 제어 유닛(255)을 포함한다. 도시된 실시예에서, 전력 제어 유닛(255)은 본 명세서에 설명된 바와 같이, 정적으로 또는 동적으로, 프로세서(200)의 코어들(210) 및 다른 컴포넌트들의 전력 공급을 위치 선택적 방식으로 제어할 수 있는 위치 선택적 레귤레이터 제어기(258)를 포함한다.
또한, 인터페이스들(250a-250n)에 의해, 주변기기 디바이스들, 대용량 스토리지 등과 같은 다양한 오프-칩 컴포넌트들에의 연결이 이루어질 수 있다. 도 2의 실시예에서 이 특정 구현으로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다.
이제 도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 멀티도메인 프로세서의 블록도가 도시된다. 도 3의 실시예에 도시된 바와 같이, 프로세서(300)는 다중 도메인을 포함한다. 구체적으로, 코어 도메인(310)은 복수의 코어(3100-310n)를 포함할 수 있고, 그래픽 도메인(320)은 하나 이상의 그래픽 엔진을 포함할 수 있고, 시스템 에이전트 도메인(350)이 더 존재할 수 있다. 일부 실시예들에서, 시스템 에이전트 도메인(350)은 코어 도메인과는 독립적인 주파수에서 실행될 수 있으며 또한 전력 제어 이벤트 및 전력 관리를 다루기 위해 항상 전원이 켜져 있는 채로 남아있을 수 있어서, 도메인들(310 및 320)이 고 전력 및 저 전력 상태들에 동적으로 진입하고 그로부터 벗어나게 제어될 수 있도록 한다. 도메인들(310 및 320) 각각은 상이한 전압 및/또는 전력에서 동작할 수 있다. 단지 3개의 도메인으로 도시되어 있기는 하지만, 본 발명의 범위는 이와 관련하여 제한되지는 않고, 다른 실시예들에서는 부가적인 도메인들이 존재할 수 있다는 점을 이해해야 한다는 것을 유의하라. 예를 들어, 각각 적어도 하나의 코어를 포함하는 다중 코어 도메인이 존재할 수 있다.
일반적으로, 각각의 코어(310)는 다양한 실행 유닛들 및 추가적인 처리 요소들에 더하여 저 레벨 캐시들을 추가로 포함할 수 있다. 다음으로, 다양한 코어들은 서로에게 그리고 LLC(Last Level Cache)(3400-340n)인 복수의 유닛으로 형성되는 공유 캐시 메모리에게 결합될 수 있다. 다양한 실시예들에서, LLC(340)는 코어들 및 그래픽 엔진 사이에서뿐만 아니라 다양한 미디어 처리 회로 사이에서 공유될 수 있다. 알 수 있는 바와 같이, 링 인터커넥트(330)가 그렇게 코어들을 함께 결합하며, 또한 코어들, 그래픽 도메인(320), 및 시스템 에이전트 회로(350) 간의 인터커넥션을 제공한다. 일 실시예에서, 인터커넥트(330)는 코어 도메인의 일부일 수 있다. 그러나, 다른 실시예들에서, 링 인터커넥트는 그 자신의 도메인의 것일 수 있다.
추가로 알 수 있는 바와 같이, 시스템 에이전트 도메인(350)은 연관된 디스플레이의 제어 및 그에 대한 인터페이스를 제공할 수 있는 디스플레이 제어기(352)를 포함할 수 있다. 추가로 알 수 있는 바와 같이, 시스템 에이전트 도메인(350)은 본 명세서에 설명된 전력 관리 기술들을 수행하기 위한 로직을 포함할 수 있는 전력 제어 유닛(355)을 포함할 수 있다. 도시된 실시예에서, 전력 제어 유닛(355)은 위치 선택적 레귤레이터 제어기(358)를 포함하고, 이 제어기는 본 명세서에 설명된 바와 같이, 정적으로 또는 동적으로, 프로세서(300)의 코어들(310) 및 다른 컴포넌트들의 전력 공급을 위치 선택적 방식으로 제어할 수 있다.
도 3에서 추가로 알 수 있는 바와 같이, 프로세서(300)는 DRAM(Dynamic Random Access Memory)과 같은 시스템 메모리에 대한 인터페이스를 제공할 수 있는 IMC(Integrated Memory Controller)(370)를 추가로 포함할 수 있다. 다중 인터페이스(3800-380n)는 프로세서와 다른 회로 간의 인터커넥션을 가능하게 하도록 존재할 수 있다. 예를 들어, 일 실시예에서, 적어도 하나의 DMI(direct media interface) 인터페이스뿐만 아니라 하나 이상의 PCIeTM 인터페이스가 제공될 수 있다. 또한, 추가적인 프로세서들 또는 다른 회로들과 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 QPI 인터페이스가 또한 제공될 수 있다. 도 3의 실시예에서 이런 하이 레벨로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
도 4를 참조하면, 다중 코어를 포함하는 프로세서의 실시예가 예시된다. 프로세서(400)는 마이크로프로세서, 내장형 프로세서(embedded processor), DSP(digital signal processor), 네트워크 프로세서, 핸드헬드 프로세서, 애플리케이션 프로세서, 코프로세서, SoC(system on a chip), 또는 코드를 실행하기 위한 그 외의 디바이스와 같은 임의의 프로세서 또는 처리 디바이스를 포함한다. 일 실시예에서, 프로세서(400)는 비대칭 코어들 또는 대칭 코어들(예시된 실시예)을 포함할 수 있는 적어도 2개의 코어인 코어들(401 및 402)을 포함한다. 그러나, 프로세서(400)는 대칭이거나 비대칭일 수 있는 임의 개수의 처리 요소를 포함할 수 있다.
일 실시예에서, 처리 요소는 소프트웨어 스레드를 지원하기 위한 하드웨어 또는 로직을 지칭한다. 하드웨어 처리 요소들의 예들은 다음을 포함한다: 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트(context), 컨텍스트 유닛, 논리적 프로세서(logical processor), 하드웨어 스레드, 코어, 및/또는, 실행 상태 또는 아키텍처 상태(architectural state)와 같은 프로세서의 상태를 보유할 수 있는 임의의 다른 요소. 다시 말해서, 일 실시예에서, 처리 요소는, 소프트웨어 스레드, 운영 체제, 애플리케이션과 같은 코드, 또는 그외의 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리적 프로세서(physical processor)는 통상적으로, 잠재적으로 임의 수의 기타 처리 요소(코어들 또는 하드웨어 스레드들과 같은 것)를 포함하는 집적 회로를 지칭한다.
코어는 종종 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치되는 로직을 지칭하며, 여기서 각각의 독립적으로 유지되는 아키텍처 상태는 적어도 어떤 전용의 실행 리소스들과 연관된다. 코어들과는 대조적으로, 하드웨어 스레드는 전형적으로, 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치되는 임의의 로직을 지칭하며, 여기서 독립적으로 유지된 아키텍처 상태들은 실행 리소스들에 대한 액세스를 공유한다. 알 수 있는 바와 같이, 특정 리소스들이 공유되고 다른 리소스들은 아키텍처 상태에 전용될 때, 하드웨어 스레드와 코어의 명명법 간의 경계가 중첩된다. 그럼에도 종종, 코어 및 하드웨어 스레드는 운영 체제에 의해 개별적인 논리적 프로세서들로서 보여지며, 여기서 운영 체제는 각각의 논리적 프로세서상에서 동작들을 개별적으로 스케줄링할 수 있다.
물리적 프로세서(400)는, 도 4에 예시된 바와 같이, 2개의 코어인 코어들(401 및 402)을 포함한다. 여기서, 코어들(401 및 402)은 대칭 코어들, 즉, 동일한 구성들, 기능 유닛들, 및/또는 로직을 갖는 코어들로 간주된다. 또 다른 실시예에서, 코어(401)는 비순차적(out-of-order) 프로세서 코어를 포함하는 한편, 코어(402)는 순차적(in-order) 프로세서 코어를 포함한다. 그러나, 코어들(401 및 402)은, 예컨대 원시 코어(native core), 소프트웨어 관리된 코어, 원시 ISA(Instruction Set Architecture)를 실행하도록 구성된 코어, 변환된 ISA를 실행하도록 구성된 코어, 공동 설계된 코어, 또는 기타 알려진 코어인 임의 타입의 코어로부터 개별적으로 선택될 수 있다. 또한, 상기 논의에 추가하여, 코어(401)에 예시된 기능 유닛들이 이하에 더 상세하게 설명되는데, 이는 코어(402)의 유닛들도 유사한 방식으로 동작하기 때문이다.
묘사된 바와 같이, 코어(401)는 2개의 하드웨어 스레드(401a 및 401b)를 포함하는데, 이들은 하드웨어 스레드 슬롯들(401a 및 401b)이라고 또한 지칭될 수 있다. 그러므로, 운영체제와 같은 소프트웨어 엔티티들은, 일 실시예에서, 프로세서(400)를 4개의 별개의 프로세서, 즉 병행적으로 4개의 소프트웨어 스레드를 실행할 수 있는 4개의 논리적 프로세서 또는 처리 요소로서 잠재적으로 볼 수 있다. 앞서 언급한 바와 같이, 제1 스레드는 아키텍처 상태 레지스터들(401a)과 연관되어 있고, 제2 스레드는 아키텍처 상태 레지스터들(401b)과 연관되어 있으며, 제3 스레드는 아키텍처 상태 레지스터들(402a)과 연관되어 있을 수 있고, 제4 스레드는 아키텍처 상태 레지스터들(402b)과 연관되어 있을 수 있다. 여기서, 아키텍처 상태 레지스터들(401a, 401b, 402a, 및 402b) 각각은, 앞서 설명한 바와 같이, 처리 요소들, 스레드 슬롯들, 또는 스레드 유닛들이라고 지칭할 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터들(401a)은 아키텍처 상태 레지스터들(401b)에 복제되고, 따라서 개별적 아키텍처 상태들/컨텍스트들은 논리적 프로세서(401a) 및 논리적 프로세서(401b)를 위해 저장될 수 있다. 코어(401)에서, 할당기 및 리네이머 블록(allocator and renamer block)(430)에서의 명령어 포인터들과 리네이밍 로직과 같은 그 외의 더 작은 리소스들이 또한 스레드들(401a 및 401b)을 위해 복제될 수 있다. 리오더/리타이어먼트 유닛(reorder/retirement unit)(435)의 리오더 버퍼들, ILTB(420), 로드/스토어 버퍼들, 및 큐들과 같은 일부 리소스들은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터들, 페이지-테이블 베이스 레지스터(들), 로우-레벨 데이터-캐쉬 및 데이터-TLB(415), 실행 유닛(들)(440), 및 비순차적 유닛(435)의 부분들과 같은 다른 리소스들은 잠재적으로 완전히 공유된다.
프로세서(400)는 종종, 완전히 공유되거나, 파티셔닝을 통해 공유되거나, 또는 처리 요소들에 의해/처리 요소들에 전용될 수 있는 다른 리소스들을 포함한다. 도 4에서, 프로세서의 예시적 논리적 유닛들/리소스들을 구비한 순전히 예시적인 프로세서의 실시예가 예시되어 있다. 프로세서는 이들 기능적 유닛들 중 임의의 것을 포함할 수 있거나 생략할 수 있을 뿐만 아니라 묘사되지 않은 임의의 기타 알려진 기능 유닛들, 로직, 또는 펌웨어를 포함할 수 있다는 것을 유의한다. 예시된 바와 같이, 코어(401)는 단순화된 대표적인 OOO(out-of-order) 프로세서 코어를 포함한다. 그러나 순차적 프로세서가 상이한 실시예들에서 활용될 수 있다. OOO 코어는 실행될/취해질 분기들을 예측하는 분기 타겟 버퍼(branch target buffer)(420) 및 명령어들을 위한 어드레스 변환 엔트리들(address translation entries)을 저장하는 I-TLB(Instruction-Translation Buffer)(420)를 포함한다.
코어(401)는 페치된 요소들을 디코딩하기 위해 페치 유닛(420)에 결합된 디코드 모듈(425)을 추가로 포함한다. 페치 로직은, 일 실시예에서, 제각기 스레드 슬롯들(401a, 401b)과 연관되는 개별 시퀀서들을 포함한다. 보통, 코어(401)는 프로세서(400)상에서 실행가능한 명령어들을 정의하고/지정하는 제1 ISA와 연관된다. 종종 제1 ISA의 일부인 머신 코드 명령어들은, 수행될 명령어 또는 연산을 참조하는/지정하는 명령어의 일부(오피코드(opcode)라고 지칭함)를 포함한다. 디코드 로직(425)은 그들의 오피코드로부터의 이들 명령어를 인식하고 디코딩된 명령어들을 제1 ISA에 의해 정의된 바와 같은 처리를 위해 파이프라인으로 넘겨주는 회로를 포함한다. 예를 들어, 일 실시예에서, 디코더들(425)은 트랜잭션 명령어와 같은 특정 명령어들을 인식하도록 설계 또는 구성되는 로직을 포함한다. 디코더들(425)에 의한 인식의 결과로, 아키텍처 또는 코어(401)는 적절한 명령어와 연관된 태스크들을 수행하기 위해 특정의 미리 정의된 액션들을 취한다. 본 명세서에 설명된 태스크들, 블록들, 동작들, 및 방법들 중 임의의 것이 단일 또는 다중 명령어에 응답하여 수행될 수 있다는 점에 유의하는 것이 중요하다; 그 중 일부는 새로운 또는 오래된 명령어들일 수 있다.
일례에서, 할당기 및 리네이머 블록(430)은 명령어 처리 결과들을 저장하는 레지스터 파일들과 같은 리소스들을 예약하는 할당기를 포함한다. 그러나, 스레드들(401a 및 401b)은 잠재적으로 비순차적 실행을 할 수 있고, 이 경우 할당기 및 리네이머 블록(430)은 또한 명령어 결과들을 추적하기 위한 리오더 버퍼들과 같은 그 외의 리소스들을 예약한다. 유닛(430)은 또한 프로그램/명령어 참조 레지스터들을 프로세서(400) 내부의 다른 레지스터들로 리네이밍하는 레지스터 리네이머를 포함할 수 있다. 리오더/리타이어먼트 유닛(435)은 비순차적 실행을 지원하고 또한 비순차적으로 실행되는 명령어들의 이후의 순차적 리타이어먼트를 지원하기 위해 상기에 언급된 리오더 버퍼들, 로드 버퍼들, 및 스토어 버퍼들과 같은 컴포넌트들을 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들) 블록(440)은 실행 유닛들상의 명령어들/연산을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들어, 부동 소수점(floating point) 명령어는 이용가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 포트상에 스케줄링된다. 실행 유닛들과 연관된 레지스터 파일들이 또한 정보 명령어 처리 결과들을 저장하기 위해 포함된다. 예시적인 실행 유닛들은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 로드 실행 유닛, 스토어 실행 유닛, 및 그외의 공지된 실행 유닛들을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(450)는 실행 유닛(들)(440)에 결합된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태(memory coherency state)에 유지되는 데이터 피연산자(data operand)들과 같은 최근에 사용된/연산된 요소들을 저장하기 위한 것이다. D-TLB는 최근의 가상/선형 대 물리적 어드레스 변환들을 저장하기 위한 것이다. 특정 예로서, 프로세서는 물리적 메모리를 복수의 가상 페이지로 분할하는 페이지 테이블 구조(page table structure)를 포함할 수 있다.
여기서, 코어들(401 및 402)은 최근 페치된 요소들을 캐싱하는 상위 레벨 또는 퍼더 아웃(further-out) 캐시(410)에 대한 액세스를 공유한다. 상위 레벨 또는 퍼더 아웃은 실행 유닛(들)으로부터 증가하거나 또는 더 멀어지는 캐시 레벨들을 지칭한다는 점에 유의한다. 일 실시예에서, 상위 레벨 캐시(410)는 제2 또는 제3 레벨 데이터 캐시와 같은 최종 레벨 데이터 캐시 - 프로세서(400)상의 메모리 계층구조에서의 최종 캐시 - 이다. 그러나, 상위 레벨 캐시(410)는, 이것이 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게만 제한되지는 않는다. 트레이스 캐시(trace cache) - 일종의 명령어 캐시 - 는 최근에 디코딩된 트레이스들을 저장하기 위해 디코더(425) 이후에 대신에 결합될 수 있다.
묘사된 구성에서, 프로세서(400)는 또한 본 발명의 실시예에 따라 전력 관리를 수행할 수 있는 전력 제어기(460) 및 버스 인터페이스 모듈(405)을 포함한다. 이 시나리오에서, 버스 인터페이스(405)는 시스템 메모리 및 다른 컴포넌트들과 같은 프로세서(400) 외부의 디바이스들과 통신한다.
메모리 제어기(470)는 하나 또는 많은 메모리와 같은 다른 디바이스들과 인터페이싱할 수 있다. 일례에서, 버스 인터페이스(405)는 메모리와 인터페이싱하기 위한 메모리 제어기 및 그래픽 프로세서와 인터페이싱하기 위한 그래픽 제어기와의 링 인터커넥트를 포함한다. SoC 환경에서, 네트워크 인터페이스, 코프로세서들, 메모리, 그래픽 프로세서, 및 임의의 다른 알려진 컴퓨터 디바이스들/인터페이스와 같은 더욱 많은 디바이스들이 높은 기능성과 저 전력 소비를 가진 소형 폼 팩터를 제공하기 위해 단일 다이 또는 집적 회로상에 집적될 수 있다.
이제 도 5를 참조하면, 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시된다. 도 5에 도시된 바와 같이, 프로세서 코어(500)는 다단계 파이프라인형 비순차적 프로세서일 수 있다. 도 5에서 알 수 있는 바와 같이, 코어(500)는 실행될 명령어들을 페치하여 프로세서 파이프라인에서의 이후의 사용을 위해 이들을 준비하기 위해 사용될 수 있는 프론트 엔드 유닛들(510)을 포함한다. 예를 들어, 프론트 엔드 유닛들(510)은 페치 유닛(501), 명령어 캐시(503), 및 명령어 디코더(505)를 포함할 수 있다. 몇몇 구현들에서, 프론트 엔드 유닛들(510)은 마이크로코드 스토리지뿐만 아니라 마이크로 연산 스토리지와 함께 트레이스 캐시를 추가로 포함할 수 있다. 페치 유닛(501)은, 예를 들어, 메모리 또는 명령어 캐시(503)로부터 매크로 명령어들을 페치하고, 이들을 프리미티브(primitive)들, 즉, 프로세서에 의한 실행을 위한 마이크로 연산들로 디코딩하기 위해 명령어 디코더(505)에 이들을 공급할 수 있다.
마이크로 명령어들을 수신하고 이들을 실행을 위해 준비하는데 사용될 수 있는 OOO(out-of-order) 엔진(515)이 프론트 엔드 유닛들(510)과 실행 유닛들(520) 간에 결합된다. 더 구체적으로, OOO 엔진(515)은 마이크로 명령어 흐름을 리오더링하고 실행에 필요한 각종 리소스들을 할당할 뿐만 아니라, 레지스터 파일(530) 및 확장된 레지스터 파일(535)과 같은 각종 레지스터 파일들 내의 스토리지 위치들상으로의 논리적 레지스터들의 리네이밍을 제공하기 위해 각종 버퍼들을 포함할 수 있다. 레지스터 파일(530)은 정수 및 부동소수점 연산들을 위한 별개의 레지스터 파일들을 포함할 수 있다. 확장된 레지스터 파일(535)은 벡터 크기 유닛들, 예를 들어, 레지스터당 256 또는 512 비트에 대한 저장을 제공할 수 있다. 구성, 제어, 및 추가 동작들의 목적을 위해, MSR(machine specific register)들(538)의 세트가 또한 존재하고 코어(500) 내의 (그리고 코어 외부의) 다양한 로직에 액세스가능할 수 있다.
여러 특수 하드웨어 중에서도, 예를 들어, 다양한 정수, 부동 소수점, 및 SIMD(single instruction multiple data) 로직 유닛들을 포함하는 다양한 리소스들이 실행 유닛(520)에 존재할 수 있다. 예를 들어, 이러한 실행 유닛들은, 다른 실행 유닛들 중에서도, 하나 이상의 ALU(arithmetic logic unit)(522)과 하나 이상의 벡터 실행 유닛(524)을 포함할 수 있다.
실행 유닛들로부터의 결과들은 리타이어먼트 로직, 즉, 리오더 버퍼(ROB)(540)에 제공될 수 있다. 더 구체적으로, ROB(540)는 실행되는 명령어들과 연관된 정보를 수신하기 위한 다양한 어레이들 및 로직을 포함할 수 있다. 그 후 이 정보는, 명령어들이 유효하게 리타이어되어 프로세서의 아키텍처 상태에 커밋(commit)되는 데이터를 야기할 수 있는지를, 또는 명령어들의 적합한 리타이어먼트를 막는 하나 이상의 예외가 발생했는지를 결정하기 위해 ROB(540)에 의해 검사된다. 물론, ROB(540)는 리타이어먼트와 연관된 다른 동작들을 다룰 수 있다.
도 5에 도시된 바와 같이, ROB(540)는, 일 실시예에서, 저 레벨 캐시(예를 들어, L1 캐시)일 수 있는 캐시(550)에 결합되지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 또한, 실행 유닛들(520)은 캐시(550)에 직접 결합될 수 있다. 캐시(550)로부터, 상위 레벨 캐시들, 시스템 메모리 등과의 데이터 통신이 발생할 수 있다. 도 5의 실시예에서 이런 하이 레벨로 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 도 5의 구현은 Intel® x86 ISA(instruction set architecture)의 것과 같은 비순차적 머신에 관한 것이지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 즉, 다른 실시예들은 순차적 프로세서, ARM 기반 프로세서와 같은 RISC(reduced instruction set computing) 프로세서, 또는 에뮬레이션 엔진 및 연관된 로직 회로를 통해 상이한 ISA의 명령어들 및 연산들을 에뮬레이팅할 수 있는 또 다른 타입의 ISA의 프로세서로 구현될 수 있다.
이제 도 6을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시된다. 도 6의 실시예에서, 코어(600)는 전력 소비를 감소시키도록 설계된 비교적 제한된 파이프라인 깊이를 갖는 Intel® AtomTM 기반 프로세서와 같은 상이한 마이크로 아키텍처의 저 전력 코어일 수 있다. 알 수 있는 바와 같이, 코어(600)는 명령어 디코더(615)에 명령어들을 제공하도록 결합된 명령어 캐시(610)를 포함한다. 분기 예측기(605)가 명령어 캐시(610)에 결합될 수 있다. 명령어 캐시(610)는 또 다른 레벨의 캐시 메모리, 예를 들어, L2 캐시(도 6에는 예시의 용이함을 위해 도시되지 않음)에 추가로 결합될 수 있다는 점에 유의해야 한다. 다음으로, 명령어 디코더(615)는 저장 및 주어진 실행 파이프라인으로의 전달을 위해 발행 큐(620)에 디코딩된 명령어들을 제공한다. 마이크로코드 ROM(618)은 명령어 디코더(615)에 결합된다.
부동 소수점 파이프라인(630)은 128, 256 또는 512 비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 부동 소수점 레지스터 파일(632)을 포함한다. 파이프라인(630)은 파이프라인의 다중 실행 유닛 중 하나상에서의 실행을 위한 명령어들을 스케줄링하기 위한 부동 소수점 스케줄러(634)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(635), 셔플 유닛(636), 및 부동 소수점 가산기(638)를 포함한다. 다음으로, 이들 실행 유닛에서 생성된 결과는 버퍼들 및/또는 레지스터 파일(632)의 레지스터들에 되돌려 제공될 수 있다. 물론, 이러한 소수의 예시적인 실행 유닛으로 도시되어 있지만, 또 다른 실시예에서는 추가의 또는 상이한 부동 소수점 실행 유닛들이 존재할 수 있음을 이해해야 한다.
정수 파이프라인(640)이 또한 제공될 수 있다. 도시된 실시예에서, 파이프라인(640)은 128 또는 256비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 정수 레지스터 파일(642)을 포함한다. 파이프라인(640)은 파이프라인의 다중 실행 유닛 중 하나상에서의 실행을 위해 명령어들을 스케줄링하는 정수 스케줄러(644)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(645), 시프터 유닛(646), 및 점프 실행 유닛(648)을 포함한다. 다음으로, 이들 실행 유닛에서 생성된 결과는 버퍼들 및/또는 레지스터 파일(642)의 레지스터들에 되돌려 제공될 수 있다. 물론, 이들 소수의 예시적인 실행 유닛들이 도시되어 있지만, 또 다른 실시예에서 추가의 또는 상이한 정수 실행 유닛들이 존재할 수 있음을 이해해야 한다.
메모리 실행 스케줄러(650)는 TLB(654)에 또한 결합되는 어드레스 생성 유닛(652)에서의 실행을 위해 메모리 동작들을 스케줄링할 수 있다. 알 수 있는 바와 같이, 이들 구조는 L0 및/또는 L1 데이터 캐시일 수 있는 데이터 캐시(660)에 결합될 수 있는데, 이것은 L2 캐시 메모리를 포함하는 캐시 메모리 계층 구조의 추가 레벨들에 다음으로 결합된다.
비순차적 실행에 대한 지원을 제공하기 위해, 리오더 버퍼(680) 이외에, 비순차적으로 실행되는 명령어들을 순서대로의 리타이어먼트를 위해 리오더하도록 구성되는 할당기/리네이머(670)가 제공될 수 있다. 도 6의 예시에서 이러한 특정 파이프라인 아키텍처가 도시되었지만, 많은 변형과 대안이 가능하다는 것을 이해해야 한다.
도 5 및 도 6의 마이크로 아키텍처들에 따른 것과 같이 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이러한 코어들이 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의하라. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 7을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시되어 있다. 도 7에 예시된 바와 같이, 코어(700)는 매우 낮은 전력 소비 레벨에서 실행되는 다단계 순차적 파이프라인을 포함할 수 있다. 하나의 그러한 예로서, 프로세서(700)는 캘리포니아주, 서니베일의 ARM Holdings, LTD.에서 입수가능한 ARM Cortex A53 설계에 따른 마이크로 아키텍처를 가질 수 있다. 한 구현에서, 32 비트 및 64 비트 코드 모두를 실행하도록 구성되는 8 스테이지 파이프라인이 제공될 수 있다. 코어(700)는 명령어들을 페치하고 명령어들, 예를 들어, ARMv8 ISA와 같은 주어진 ISA의 매크로 명령어들을 디코딩할 수 있는 디코드 유닛(715)에 이들을 제공하도록 구성되는 페치 유닛(710)을 포함한다. 또한, 큐(730)는 디코딩된 명령어들을 저장하기 위해 디코드 유닛(715)에 결합될 수 있다는 것을 추가로 유의하라. 디코딩된 명령어들은 발행 로직(725)에 제공되고, 여기서 디코딩된 명령어들은 다중 실행 유닛 중 주어진 하나에게 발행될 수 있다.
도 7을 더 참조하면, 발행 로직(725)은 다중 실행 유닛 중 하나에게 명령어들을 발행할 수 있다. 도시된 실시예에서, 이들 실행 유닛은 정수 유닛(735), 승산 유닛(740), 부동 소수점/벡터 유닛(750), 이중 발행 유닛(760), 및 로드/스토어 유닛(770)을 포함한다. 이러한 상이한 실행 유닛들의 결과들은 라이트백 유닛(780)에 제공될 수 있다. 예시를 용이하게 하기 위해 단일 라이트백 유닛이 도시되어 있지만, 일부 구현에서는 개별 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 것을 이해해야 한다. 또한, 도 7에 도시된 각각의 유닛 및 로직은 하이 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다. 도 7에서와 같이 파이프라인을 갖는 하나 이상의 코어를 사용하여 설계된 프로세서는 모바일 디바이스에서 서버 시스템에 이르기까지 많은 상이한 최종 제품으로 구현될 수 있다.
도 8을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시되어 있다. 도 8에 예시된 바와 같이, 코어(800)는 (도 7의 코어(700)보다 높은 전력 소비 레벨에서 발생할 수 있는) 매우 높은 성능 레벨에서 실행되는 다단계 다발행 비순차적 파이프라인을 포함할 수 있다. 이러한 일례로서, 프로세서(800)는 ARM Cortex A57 설계에 따른 마이크로아키텍처를 가질 수 있다. 구현에서, 32 비트 및 64 비트 코드 모두를 실행하도록 구성되는 15(또는 그보다 큰) 단의 파이프라인이 제공될 수 있다. 또한, 파이프라인은 3개(또는 그보다 큰) 와이드(wide) 및 3개(또는 그보다 큰) 발행 동작을 제공할 수 있다. 코어(800)는 명령어들을 페치하고 명령어들, 예를 들어, ARMv8 명령어 세트 아키텍처의 매크로 명령어들을 디코딩하고, 명령어들 내의 레지스터 참조들을 리네이밍하고, 명령어들을 (결국은) 선택된 실행 유닛에 디스패치할 수 있는 디코더/리네이머/디스패처(815)에 이들을 제공하도록 구성되는 페치 유닛(810)을 포함한다. 디코딩된 명령어들은 큐(825)에 저장될 수 있다. 도 8에서 예시의 용이함을 위해 단일 큐 구조가 도시되어 있지만, 다중의 상이한 타입의 실행 유닛 각각에 대해 개별 큐가 제공될 수 있다는 점을 이해해야 한다는 것을 유의하라.
또한, 도 8에는 발행 로직(830)이 도시되어 있으며, 이 발행 로직으로부터 큐(825)에 저장된 디코딩된 명령어들이 선택된 실행 유닛에 발행될 수 있다. 또한, 발행 로직(830)은 발행 로직(830)이 결합되는 다중의 상이한 타입의 실행 유닛 각각에 대한 개별적인 발행 로직을 갖는 특정 실시예에서 구현될 수 있다.
디코딩된 명령어들은 다중의 실행 유닛 중 주어진 하나에게 발행될 수 있다. 도시된 실시예에서, 이들 실행 유닛은 하나 이상의 정수 유닛(835), 승산 유닛(840), 부동 소수점/벡터 유닛(850), 분기 유닛(860), 및 로드/스토어 유닛(870)을 포함한다. 실시예에서, 부동 소수점/벡터 유닛(850)은 SIMD 또는 128 또는 256 비트의 벡터 데이터를 다루도록 구성될 수 있다. 또한, 부동 소수점/벡터 실행 유닛(850)은 IEEE-754 배정도 부동 소수점 연산을 수행할 수 있다. 이들 상이한 실행 유닛들의 결과들은 라이트백 유닛(880)에 제공될 수 있다. 일부 구현에서는, 별개의 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 점에 유의해야 한다. 또한, 도 8에 도시된 각각의 유닛들 및 로직은, 하이 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다.
도 7 및 도 8의 마이크로 아키텍처들에 따른 것과 같이 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이러한 코어들이 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의하라. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 5 내지 도 8 중 임의의 하나 이상에서와 같이 파이프라인들을 갖는 하나 이상의 코어를 이용하여 설계된 프로세서는 모바일 디바이스들로부터 서버 시스템들에 이르기까지의 많은 상이한 최종 제품들로 구현될 수 있다. 이제 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 프로세서의 블록도가 도시된다. 도 9의 실시예에서, 프로세서(900)는 독립적인 동작 전압 및 동작 주파수에서 동작하도록 각각이 제어될 수 있는 다중 도메인을 포함하는 SoC일 수 있다. 특정 예시적인 예로서, 프로세서(900)는 i3, i5, i7과 같은 Intel® Architecture CoreTM 기반 프로세서 또는 인텔사로부터 입수 가능한 또 다른 그러한 프로세서일 수 있다. 그렇지만, 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc.(AMD), ARM Holdings, Ltd. 또는 그의 사용권자로부터의 ARM 기반 설계, 또는 미국 캘리포니아주 서니베일 소재의 MIPS Technologies, Inc.로부터의 MIPS 기반 설계 또는 RISC-V-기반 설계, 또는 그들의 사용권자 또는 채택자들로부터 입수가능한것과 같은 다른 저 전력 프로세서들이 Apple A9 프로세서, Qualcomm Snapdragon 프로세서, 또는 Texas Instruments OMAP 프로세서와 같은 다른 실시예들에 그 대신에 존재할 수 있다. 이러한 SoC는 스마트폰, 태블릿 컴퓨터, 패블릿 컴퓨터, UltrabookTM 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스 또는 커넥티드 디바이스와 같은 저 전력 시스템에서 사용될 수 있다.
도 9에 도시된 하이 레벨 도면에서, 프로세서(900)는 복수의 코어 유닛(9100-910n)을 포함한다. 각각의 코어 유닛은 하나 이상의 프로세서 코어, 하나 이상의 캐시 메모리 및 다른 회로를 포함할 수 있다. 각각의 코어 유닛(910)은 하나 이상의 명령어 세트(예를 들어, 더 새로운 버전으로 추가된 일부 확장들을 갖는) x86 명령어 세트; MIPS 명령어 세트; (NEON과 같은 선택적 추가 확장들을 갖는) ARM 명령어 세트) 또는 다른 명령어 세트 또는 이들의 조합들을 지원할 수 있다. 코어 유닛들 중 일부는 (예로서, 상이한 설계의) 이종 리소스들일 수 있다는 점에 유의한다. 게다가, 각각의 그러한 코어는 실시예에서 공유 레벨(L2) 캐시 메모리일 수 있는 캐시 메모리(도시되지 않음)에 결합될 수 있다. 비휘발성 스토리지(930)는 다양한 프로그램 및 다른 데이터를 저장하기 위해 사용될 수 있다. 예를 들어, 이러한 스토리지를 이용하여, 마이크로코드, BIOS와 같은 부팅 정보, 다른 시스템 소프트웨어의 적어도 부분들을 저장할 수 있다.
각각의 코어 유닛(910)은 프로세서의 추가 회로에 대한 인터커넥션을 가능하게 하기 위한 버스 인터페이스 유닛과 같은 인터페이스를 또한 포함할 수 있다. 실시예에서, 각각의 코어 유닛(910)은 다음으로 메모리 제어기(935)에 결합되는 주 캐시 코히어런스 온-다이 인터커넥트로서 작용할 수 있는 코히어런스 패브릭에 결합된다. 다음으로, 메모리 제어기(935)는 DRAM(도 9에서는 예시의 용이함을 위해 도시되지 않음)과 같은 메모리와의 통신을 제어한다.
코어 유닛들에 더하여, 그래픽 처리를 수행하는 것은 물론이고, 가능하게는 그래픽 프로세서상에서 범용 동작들(소위, GPGPU 동작)을 실행하기 위한 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 적어도 하나의 그래픽 유닛(920)을 포함하는 추가 처리 엔진들이 프로세서 내에 존재한다. 또한, 적어도 하나의 이미지 신호 프로세서(925)가 존재할 수 있다. 신호 프로세서(925)는 SoC의 내부에 있거나 칩과 떨어진 하나 이상의 캡처 디바이스로부터 수신되는 인커밍 이미지 데이터를 처리하도록 구성될 수 있다.
다른 가속도계들도 존재할 수 있다. 도 9의 예시에서, 비디오 코더(950)는 비디오 정보에 대한 인코딩 및 디코딩을 포함하는 코딩 동작들을 수행하여, 예로서 고해상도 비디오 콘텐츠에 대한 하드웨어 가속 지원을 제공할 수 있다. 시스템의 내부 및 외부 디스플레이들에 대한 지원의 제공을 포함하는 디스플레이 동작들을 가속화하기 위해 디스플레이 제어기(955)가 더 제공될 수 있다. 게다가, 보안 부팅 동작, 다양한 암호화 동작 등과 같은 보안 동작들을 수행하기 위한 보안 프로세서(945)가 존재할 수 있다.
유닛들 각각은 본 명세서에 설명된 다양한 전력 관리 기술들을 수행하는 제어 로직을 포함할 수 있는 전력 관리자(940)를 통해 그의 전력 소비가 제어되게 할 수 있다.
일부 실시예들에서, SoC(900)는 다양한 주변기기 디바이스가 결합될 수 있는 코히어런스 패브릭에 결합되는 논-코히어런스(non-coherent) 패브릭을 추가로 포함할 수 있다. 하나 이상의 인터페이스(960a-960d)는 하나 이상의 오프 칩 디바이스와의 통신을 가능하게 한다. 그러한 통신은 다른 타입의 통신 프로토콜 가운데서도 PCIeTM, GPIO, USB, I2C, UART, MIPI, SDIO, DDR, SPI, HDMI와 같은 다양한 통신 프로토콜을 통한 것일 수 있다. 도 9의 실시예에서 이러한 하이 레벨에서 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
이제 도 10을 참조하면, 대표적인 SoC의 블록도가 도시되어 있다. 도시된 실시예에서, SoC(1000)는 태블릿 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스와 같은 다른 저 전력 디바이스 또는 스마트폰에 통합하기 위해 최적화되도록 저 전력 동작을 위해 구성되는 멀티 코어 SoC일 수 있다. 일례로서, SoC(1000)는 보다 높은 전력 및/또는 저전력 코어들, 예를 들어, 비순차적 코어들 및 순차적 코어들의 조합과 같은 비대칭 또는 상이한 타입의 코어들을 사용하여 구현될 수 있다. 상이한 실시예들에서, 이러한 코어들은 Intel®ArchitectureTM 코어 설계 또는 ARM 아키텍처 설계에 기초할 수 있다. 또 다른 실시예에서, Intel®과 ARM 코어들의 혼합이 주어진 SoC에서 구현될 수 있다.
도 10에서 알 수 있는 바와 같이, SoC(1000)는 복수의 제1 코어(10120-10123)를 갖는 제1 코어 도메인(1010)을 포함한다. 일례에서, 이러한 코어들은 순차적 코어들과 같은 저 전력 코어들일 수 있다. 일 실시예에서, 이들 제1 코어는 ARM Cortex A53 코어들로서 구현될 수 있다. 다음으로, 이러한 코어들은 코어 도메인(1010)의 캐시 메모리(1015)에 결합된다. 또한, SoC(1000)는 제2 코어 도메인(1020)을 포함한다. 도 10의 예시에서, 제2 코어 도메인(1020)은 복수의 제2 코어(10220-10223)를 갖는다. 일례에서, 이러한 코어들은 제1 코어들(1012)보다 전력 소비가 큰 코어들일 수 있다. 실시예에서, 제2 코어들은 비순차적 코어들일 수 있으며, 이것들은 ARM Cortex A57 코어들로서 구현될 수 있다. 다음으로, 이러한 코어들은 코어 도메인(1020)의 캐시 메모리(1025)에 결합된다. 도 10에 도시된 예는 각각의 도메인에 4개의 코어를 포함하고 있지만, 다른 예들에서는 주어진 도메인에 더 많거나 더 적은 코어들이 제공될 수 있다는 점을 이해해야 한다는 것을 유의하라.
도 10을 더 참조하면, 예를 들어, 코어 도메인들(1010 및 1020)의 하나 이상의 코어에 의해 제공되는, 그래픽 작업부하를 독립적으로 실행하도록 구성되는 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 그래픽 도메인(1030)도 제공된다. 일례로서, GPU 도메인(1030)은 그래픽 및 디스플레이 렌더링 동작들을 제공하는 것에 추가하여 다양한 화면 크기를 위한 디스플레이 지원을 제공하기 위해 사용될 수 있다.
알 수 있는 바와 같이, 다양한 도메인들은, 실시예에서, 통합된 메모리 제어기(1050)에 다음으로 결합되는 캐시 코히어런스 인터커넥트 패브릭일 수 있는 코히어런스 인터커넥트(1040)에 결합된다. 코히어런스 인터커넥트(1040)는, 일부 예들에서, L3 캐시와 같은 공유 캐시 메모리를 포함할 수 있다. 실시예에서, 메모리 제어기(1050)는 DRAM(도 10에서는 예시의 용이함을 위해 도시되지 않음)의 다중 채널과 같은 오프 칩 메모리와의 다중의 통신 채널을 제공하는 다이렉트 메모리 제어기일 수 있다.
다른 예들에서, 코어 도메인들의 수는 변할 수 있다. 예를 들어, 모바일 컴퓨팅 디바이스에 통합하기에 적합한 저 전력 SoC의 경우, 도 10에 도시된 바와 같은 제한된 수의 코어 도메인이 존재할 수 있다. 또한, 이러한 저 전력 SoC들에서, 고 전력 코어들을 포함하는 코어 도메인(1020)은 더 적은 수의 그러한 코어들을 가질 수 있다. 예를 들어, 일 구현에서, 2개의 코어(1022)는 감소된 전력 소비 레벨에서의 동작을 가능하게 하도록 제공될 수 있다. 또한, 상이한 코어 도메인들이 인터럽트 제어기에 결합되어 상이한 도메인들 간에 작업부하를 동적으로 스와핑하는 것을 가능하게 할 수 있다.
또 다른 실시예들에서, SoC가 데스크톱, 서버, 고성능 컴퓨팅 시스템, 기지국 등과 같은 다른 컴퓨팅 디바이스에 통합하기 위해 보다 높은 성능(및 전력) 레벨로 스케일링될 수 있다는 점에서, 더 많은 수의 코어 도메인뿐만 아니라 추가적인 선택적 IP 로직이 존재할 수 있다. 하나의 그러한 예로서, 각각이 주어진 수의 비순차적 코어를 갖는 4개의 코어 도메인이 제공될 수 있다. 또한, 선택적 GPU 지원(이것은 예로서 GPGPU의 형태를 취할 수 있음) 이외에, 특정 기능들(예를 들어, 웹 서빙, 네트워크 처리, 스위칭 등)에 대해 최적화된 하드웨어 지원을 제공하는 하나 이상의 가속기가 또한 제공될 수 있다. 또한, 이러한 가속기들을 오프 칩 컴포넌트들에 결합하기 위한 입/출력 인터페이스가 존재할 수 있다.
이제 도 11을 참조하면, 또 다른 예시적인 SoC의 블록도가 도시되어 있다. 도 11의 실시예에서, SoC(1100)는 멀티미디어 애플리케이션, 통신 및 다른 기능들에 대해 높은 성능을 가능하게 하는 다양한 회로를 포함할 수 있다. 이와 같이, SoC(1100)는 스마트폰, 태블릿 컴퓨터, 스마트 TV 등과 같은 매우 다양한 휴대용 및 기타 디바이스들에 통합하기에 적합하다. 도시된 예에서, SoC(1100)는 CPU(central processor unit) 도메인(1110)을 포함한다. 실시예에서, 복수의 개별 프로세서 코어가 CPU 도메인(1110)에 존재할 수 있다. 일례로서, CPU 도메인(1110)은 4개의 멀티스레드 코어를 갖는 쿼드 코어 프로세서일 수 있다. 이러한 프로세서들은 동종 또는 이종 프로세서들, 예를 들어, 저 전력 및 고 전력 프로세서 코어들의 혼합일 수 있다.
다음으로, 하나 이상의 GPU에서 고급 그래픽 처리를 수행하여 그래픽을 다루고 API들을 계산하는 GPU 도메인(1120)이 제공된다. DSP 유닛(1130)은 멀티미디어 명령어들의 실행 동안 발생할 수 있는 진보된 계산 이외에, 음악 재생, 오디오/비디오 등과 같은 저 전력 멀티미디어 애플리케이션을 다루기 위한 하나 이상의 저 전력 DSP를 제공할 수 있다. 다음으로, 통신 유닛(1140)은 셀룰러 통신(3G/4G LTE를 포함함), BluetoothTM, IEEE 802.11 등과 같은 무선 근거리 프로토콜과 같은 다양한 무선 프로토콜을 통해 커넥티비티(connectivity)를 제공하기 위한 다양한 컴포넌트를 포함할 수 있다.
또한, 멀티미디어 프로세서(1150)는 사용자 제스처의 처리를 포함하여, 고해상도 비디오 및 오디오 콘텐츠의 캡처 및 재생을 수행하기 위해 사용될 수 있다. 센서 유닛(1160)은 주어진 플랫폼에 존재하는 다양한 오프 칩 센서와 인터페이스하기 위한 복수의 센서 및/또는 센서 제어기를 포함할 수 있다. 이미지 신호 프로세서(1170)는 하나 이상의 개별 ISP를 구비하여 스틸 카메라 및 비디오 카메라를 포함하는 플랫폼의 하나 이상의 카메라로부터의 캡처된 콘텐츠에 관한 이미지 처리를 수행할 수 있다.
디스플레이 프로세서(1180)는 그러한 디스플레이상에서의 재생을 위해 콘텐츠를 무선으로 통신하는 능력을 포함하여, 주어진 픽셀 밀도의 고해상도 디스플레이에의 접속에 대한 지원을 제공할 수 있다. 또한, 로케이션 유닛(1190)은 GPS 수신기로서 사용하여 획득된 매우 정확한 위치 설정 정보를 애플리케이션들에 제공하기 위해 다중 GPS 콘스텔레이션(constellation)에 대한 지원을 갖는 그러한 GPS 수신기를 포함할 수 있다. 도 11의 예에서는 이러한 특정 세트의 컴포넌트가 도시되었지만, 다양한 변형 및 대안이 가능하다는 것을 이해해야 한다.
이제 도 12를 참조하면, 실시예들이 사용될 수 있는 예시적인 시스템의 블록도가 도시되어 있다. 알 수 있는 바와 같이, 시스템(1200)은 스마트폰 또는 다른 무선 통신기일 수 있다. 기저대역 프로세서(1205)는 시스템으로부터 송신되거나 시스템에 의해 수신되는 통신 신호에 대해 다양한 신호 처리를 수행하도록 구성된다. 다음으로, 기저대역 프로세서(1205)는 많은 잘 알려진 소셜 미디어 및 멀티미디어 애플리케이션과 같은 사용자 애플리케이션에 더하여 OS 및 다른 시스템 소프트웨어를 실행하는 시스템의 메인 CPU일 수 있는 애플리케이션 프로세서(1210)에 결합된다. 애플리케이션 프로세서(1210)는 디바이스에 대한 다양한 다른 컴퓨팅 동작들을 수행하고 본 명세서에 설명된 전력 관리 기술들을 수행하도록 추가로 구성될 수 있다.
다음으로, 애플리케이션 프로세서(1210)는 사용자 인터페이스/디스플레이(1220), 예를 들어, 터치 스크린 디스플레이에 결합될 수 있다. 게다가, 애플리케이션 프로세서(1210)는 비휘발성 메모리, 즉 플래시 메모리(1230) 및 시스템 메모리, 즉 DRAM(dynamic random access memory)(1235)을 포함하는 메모리 시스템에 결합될 수 있다. 추가로 알 수 있는 바와 같이, 애플리케이션 프로세서(1210)는 또한 비디오 및/또는 스틸 이미지를 기록할 수 있는 하나 이상의 이미지 캡처 디바이스와 같은 캡처 디바이스(1240)에 추가로 결합된다.
여전히 도 12를 참조하면, 가입자 식별 모듈 및 가능하게는 보안 저장 및 암호 프로세서를 포함하는 UICC(universal integrated circuit card)(1240)가 또한 애플리케이션 프로세서(1210)에 결합된다. 시스템(1200)은 애플리케이션 프로세서(1210)에 결합될 수 있는 보안 프로세서(1250)를 추가로 포함할 수 있다. 복수의 센서(1225)가 애플리케이션 프로세서(1210)에 결합되어 가속도계 및 다른 환경 정보와 같은 다양한 감지된 정보의 입력을 가능하게 할 수 있다. 오디오 출력 디바이스(1295)는 예를 들어, 음성 통신, 오디오 데이터의 재생 또는 스트리밍 등의 형태로 사운드를 출력하기 위한 인터페이스를 제공할 수 있다.
추가로 예시되는 것처럼, NFC(near field communication) 안테나(1265)를 통해 NFC 근접 장으로 통신하는 NFC 비접촉 인터페이스(1260)가 제공된다. 도 12에는 별도의 안테나가 도시되어 있지만, 일부 구현에서, 하나의 안테나 또는 상이한 세트의 안테나가 제공되어 다양한 무선 기능을 가능하게 할 수 있다는 점을 이해해야 한다.
PMIC(1215)가 플랫폼 레벨 전력 관리를 수행하기 위해 애플리케이션 프로세서(1210)에 결합된다. 이를 위해, PMIC(1215)는 원하는 대로 특정의 저 전력 상태로 진입하기 위해 애플리케이션 프로세서(1210)에 전력 관리 요청을 발행할 수 있다. 더욱이, 플랫폼 제약에 기초하여, PMIC(1215)는 또한 시스템(1200)의 다른 컴포넌트들의 전력 레벨을 제어할 수 있다.
통신이 송신 및 수신될 수 있게 하기 위해, 다양한 회로가 기저대역 프로세서(1205)와 안테나(1290) 사이에 결합될 수 있다. 구체적으로, RF(radio frequency) 송수신기(1270) 및 WLAN(wireless local area network) 송수신기(1275)가 존재할 수 있다. 일반적으로, RF 송수신기(1270)는 CDMA(code division multiple access), GSM(global system for mobile communication), LTE(long term evolution), 또는 다른 프로토콜에 따른 것과 같이 3G 또는 4G 무선 통신 프로토콜과 같은 주어진 무선 통신 프로토콜에 따라 무선 데이터 및 호출을 수신하고 송신하기 위해 사용될 수 있다. 또한, GPS 센서(1280)가 존재할 수 있다. 무선 신호들, 예를 들어, AM/FM 및 다른 신호들의 수신 또는 송신과 같은 다른 무선 통신이 또한 제공될 수 있다. 또한, WLAN 송수신기(1275)를 통해, 국소적 무선 통신이 또한 실현될 수 있다.
이제 도 13을 참조하면, 실시예들이 사용될 수 있는 또 다른 예시적인 시스템의 블록도가 도시되어 있다. 도 13의 예시에서, 시스템(1300)은 태블릿 컴퓨터, 2:1 태블릿, 패블릿 또는 다른 컨버터블 또는 독립형 태블릿 시스템과 같은 모바일 저 전력 시스템일 수 있다. 예시된 바와 같이, SoC(1310)가 존재하고, 디바이스를 위한 애플리케이션 프로세서로서 동작하고 본 명세서에 설명된 전력 관리 기술들을 수행하도록 구성될 수 있다.
다양한 디바이스가 SoC(1310)에 결합될 수 있다. 도시된 예시에서, 메모리 서브시스템은 SoC(1310)에 결합되는 플래시 메모리(1340) 및 DRAM(1345)을 포함한다. 또한, 터치 패널(1320)이 SoC(1310)에 결합되어, 터치 패널(1320)의 디스플레이상에 가상 키보드의 제공을 포함하는, 터치를 통한 디스플레이 능력 및 사용자 입력을 제공한다. 유선 네트워크 커넥티비티를 제공하기 위해, SoC(1310)는 이더넷 인터페이스(1330)에 결합된다. 주변기기 허브(1325)가 SoC(1310)에 결합되어, 다양한 포트들 또는 다른 커넥터들 중 임의의 것에 의해 시스템(1300)에 결합될 수 있는 것과 같이, 다양한 주변기기 디바이스들과 인터페이싱할 수 있게 한다.
SoC(1310) 내의 내부 전력 관리 회로 및 기능성에 추가하여, PMIC(1380)가 SoC(1310)에 결합되어, 예를 들어, 시스템이 배터리(1390)에 의해 전력을 공급받는지 또는 AC 어댑터(1395)를 통해 AC 전력을 공급받는지에 기초하여, 플랫폼 기반 전력 관리를 제공한다. 이 전력 소스 기반 전력 관리에 추가하여, PMIC(1380)는 환경 및 사용 조건에 기초하여 플랫폼 전력 관리 활동을 추가적으로 수행할 수 있다. 또한, PMIC(1380)는 제어 및 상태 정보를 SoC(1310)에 통신하여 SoC(1310) 내에서 다양한 전력 관리 활동을 야기할 수 있다.
여전히 도 13을 참조하면, 무선 능력을 제공하기 위해, WLAN 유닛(1350)은 SoC(1310)에 그리고 다음으로 안테나(1355)에 결합된다. 다양한 구현에서, WLAN 유닛(1350)은 하나 이상의 무선 프로토콜에 따른 통신을 제공할 수 있다.
추가로 예시된 바와 같이, 복수의 센서(1360)가 SoC(1310)에 결합될 수 있다. 이들 센서들은 사용자 제스처 센서들을 포함하여 다양한 가속도계, 환경 및 기타 센서들을 포함할 수 있다. 최종적으로, 오디오 코덱(1365)이 SoC(1310)에 결합되어 오디오 출력 디바이스(1370)에 인터페이스를 제공한다. 물론, 도 13에는 이 특별한 구현이 도시되어 있지만, 많은 변형 및 대안이 가능하다는 점을 이해해야 한다.
이제 도 14를 참조하면, 노트북, UltrabookTM 또는 다른 소형 폼 팩터 시스템과 같은 대표적인 컴퓨터 시스템의 블록도가 도시되어 있다. 프로세서(1410)는, 일 실시예에서, 마이크로프로세서, 멀티코어 프로세서, 멀티스레드 프로세서, 초 저전압 프로세서, 내장형 프로세서, 또는 기타 공지된 처리 요소를 포함한다. 예시된 구현에서, 프로세서(1410)는 시스템(1400)의 많은 다양한 컴포넌트들과의 통신을 위한 메인 처리 유닛 및 중앙 허브로서 역할한다. 일례로서, 프로세서(1400)는 SoC로서 구현된다.
프로세서(1410)는, 일 실시예에서, 시스템 메모리(1415)와 통신한다. 예시적인 예로서, 시스템 메모리(1415)는 주어진 양의 시스템 메모리를 제공하기 위해 다중의 메모리 디바이스 또는 모듈을 통해 구현된다.
데이터, 애플리케이션, 하나 이상의 운영 체제 등과 같은 정보의 영구 저장을 제공하기 위해, 대용량 스토리지(1420)도 프로세서(1410)에 결합될 수 있다. 다양한 실시예들에서, 더 얇고 더 가벼운 시스템 설계를 가능하게 하는 것은 물론이고 시스템 반응성을 향상시키기 위해, 대용량 스토리지는 SSD를 통해 구현될 수 있거나, 또는 대용량 스토리지는 전력 차단 이벤트 동안에 컨텍스트 상태와 기타 그런 정보의 비휘발성 저장을 가능케 하여 시스템 활동의 재개시 시에 빠른 기동이 이루어질 수 있도록 하는 SSD 캐시로서 역할하는 더 작은 용량의 SSD 스토리지를 갖는 하드 디스크 드라이브(HDD)를 사용하여 주로 구현될 수 있다. 도 14에 또한 도시된 바와 같이, 플래시 디바이스(1422)는, 예를 들어, SPI(serial peripheral interface)를 통해 프로세서(1410)에 결합될 수 있다. 이 플래시 디바이스는, BIOS뿐만 아니라 시스템의 다른 펌웨어를 포함하는 시스템 소프트웨어의 비휘발성 저장을 제공할 수 있다.
다양한 입/출력(I/O) 디바이스들이 시스템(1400) 내에 존재할 수 있다. 구체적으로, 도 14의 실시예에서, 터치 스크린(1425)을 추가로 제공하는 고해상도 LCD 또는 LED 패널일 수 있는 디스플레이(1424)가 도시되어 있다. 일 실시예에서, 디스플레이(1424)는 고성능 그래픽 인터커넥트로서 구현될 수 있는 디스플레이 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 터치스크린(1425)은 실시예에서, I2C 인터커넥트일 수 있는 또 다른 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 추가로 도시된 바와 같이, 터치스크린(1425) 외에도, 터치를 통한 사용자 입력은 터치 패드(1430)를 통해서도 발생할 수 있으며, 이 터치 패드는 섀시 내에 구성될 수 있고 그리고 터치스크린(1425)과 동일한 I2C 인터커넥트에 또한 결합될 수 있다.
인지 컴퓨팅 및 다른 목적을 위해, 다양한 센서들이 시스템 내에 존재할 수 있으며, 상이한 방식으로 프로세서(1410)에 결합될 수 있다. 특정의 관성 및 환경 센서들이 센서 허브(1440)를 통해, 예를 들어, I2C 또는 I3C 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 도시된 실시예에서, 이들 센서들은, 가속도계(1441), ALS(ambient light sensor)(1442), 컴퍼스(1443) 및 자이로스코프(1444)를 포함할 수 있다. 다른 환경 센서들은, 일부 실시예에서, SMBus(system management bus) 버스를 통해 프로세서(1410)에 결합되는 하나 이상의 열 센서(1446)를 포함할 수 있다.
도 14에서 또한 알 수 있는 바와 같이, 다양한 주변기기 디바이스들이 LPC(low pin count) 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도시된 실시예에서, 다양한 컴포넌트들이 내장형 제어기(1435)를 통해 결합될 수 있다. 이러한 컴포넌트들은 키보드(1436)(예를 들어, PS2 인터페이스를 통해 결합됨), 팬(1437), 및 열 센서(1439)를 포함할 수 있다. 일부 실시예들에서, 터치 패드(1430)는 PS2 인터페이스를 통해 EC(1435)에도 결합될 수 있다. 또한, TPM(trusted platform module)(1438)과 같은 보안 프로세서가 또한 이 LPC 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다.
시스템(1400)은, 무선으로 하는 것을 포함하여, 다양한 방식으로 외부 디바이스들과 통신할 수 있다. 도 14에 도시된 실시예에서, 각각이 특별한 무선 통신 프로토콜을 위해 구성된 무선 장치(radio)에 대응할 수 있는 다양한 무선 모듈들이 존재한다. 근접 장(near field)과 같은 근거리에서의 무선 통신을 위한 하나의 방식은, 일 실시예에서, SMBus를 통해 프로세서(1410)와 통신할 수 있는 NFC 유닛(1445)을 통해서일 수 있다. 이 NFC 유닛(1445)을 통해, 서로 매우 근접한 디바이스들이 통신할 수 있다는 점에 유의한다.
도 14에서 추가로 알 수 있는 바와 같이, 추가적인 무선 유닛들이 WLAN 유닛(1450) 및 블루투스 유닛(1452)을 포함하는 다른 근거리 무선 엔진들을 포함할 수 있다. WLAN 유닛(1450)을 사용하여, Wi-FiTM 통신이 실현될 수 있는 한편, 블루투스 유닛(1452)을 통해, 근거리 BluetoothTM 통신이 발생할 수 있다. 이러한 유닛들은 주어진 링크를 통해 프로세서(1410)와 통신할 수 있다.
또한, 예를 들어, 셀룰러 또는 기타의 무선 광역 프로토콜에 따른 무선 광역 통신은 다음으로 SIM(subscriber identity module)(1457)에 결합될 수 있는 WWAN 유닛(1456)을 통해 발생할 수 있다. 또한, 로케이션 정보의 수신과 이용을 가능케 하기 위해, GPS 모듈(1455)이 또한 존재할 수 있다. 도 14에 도시된 실시예에서, WWAN 유닛(1456) 및 카메라 모듈(1454)과 같은 통합된 캡처 디바이스가 주어진 링크를 통해 통신할 수 있다는 점에 유의한다.
통합된 카메라 모듈(1454)이 리드(lid)에 통합될 수 있다. 오디오 입력 및 출력을 제공하기 위해, HDA(high definition audio) 링크를 통해 프로세서(1410)에 결합될 수 있는 DSP(digital signal processor)(1460)를 통해 오디오 프로세서가 구현될 수 있다. 유사하게, DSP(1460)는 통합된 CODEC(coder/decoder) 및 증폭기(1462)와 통신할 수 있는데, 이것은 섀시 내에 구현될 수 있는 출력 스피커들(1463)에 다음으로 결합될 수 있다. 유사하게, 증폭기 및 CODEC(1462)는, 실시예에서 시스템 내의 다양한 동작들의 음성 활성화 제어를 가능케 하기 위해 고품질 오디오 입력들을 제공하는 (디지털 마이크로폰 어레이와 같은) 이중 어레이 마이크로폰을 통해 구현될 수 있는 마이크로폰(1465)으로부터 오디오 입력들을 수신하도록 결합될 수 있다. 오디오 출력들은 증폭기/CODEC(1462)으로부터 헤드폰 잭(1464)으로 제공될 수 있다는 점에 또한 유의한다. 도 14의 실시예에서 이러한 특정 컴포넌트들로 도시되었지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 점을 이해해야 한다.
실시예들이 많은 상이한 시스템 타입들에서 구현될 수 있다. 이제 도 15를 참조하면, 본 발명의 실시예에 따른 시스템의 블록도가 도시되어 있다. 도 15에 도시된 바와 같이, 멀티프로세서 시스템(1500)은 포인트-투-포인트 인터커넥트 시스템이고, 포인트-투-포인트 인터커넥트(1550)를 통해 결합되는 제1 프로세서(1570) 및 제2 프로세서(1580)를 포함한다. 도 15에 도시된 바와 같이, 프로세서들(1570 및 1580) 각각은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1574a 및 1574b) 및 프로세서 코어들(1584a 및 1584b))을 포함하는 멀티코어 프로세서일 수 있으나, 잠재적으로 더 많은 코어들이 프로세서들에 존재할 수 있다. 프로세서들 각각은 본 명세서에 설명된 바와 같이 전압 레귤레이터들의 정적 또는 동적 제어를 포함하여, 프로세서 기반 전력 관리를 수행하는 PCU(1575, 1585)를 포함할 수 있다.
도 15를 여전히 참조하면, 제1 프로세서(1570)는 MCH(memory controller hub)(1572) 및 P-P(point-to-point) 인터페이스들(1576, 1578)을 추가로 포함한다. 유사하게, 제2 프로세서(1580)는 MCH(1582) 및 P-P 인터페이스들(1586 및 1588)을 포함한다. 도 15에 도시된 바와 같이, MCH들(1572, 1582)은 프로세서들을 각자의 메모리들, 즉, 메모리(1532) 및 메모리(1534)에 결합하는데, 이 메모리들은 각자의 프로세서들에 국소적으로 소속되는 시스템 메모리(예를 들어, DRAM)의 부분들일 수 있다. 제1 프로세서(1570) 및 제2 프로세서(1580)는 P-P 인터커넥트들(1562, 1564)을 통해 제각기 칩세트(1590)에 결합될 수 있다. 도 15에 도시된 바와 같이, 칩셋(1590)은 P-P 인터페이스들(1594 및 1598)을 포함한다.
게다가, 칩셋(1590)은 인터페이스(1592)를 포함하여 P-P 인터커넥트(1539)에 의해 고성능 그래픽 엔진(1538)과 칩셋(1590)을 결합한다. 다음으로, 칩셋(1590)은 인터페이스(1596)를 통해 제1 버스(1516)에 결합될 수 있다. 도 15에 도시된 바와 같이, 다양한 I/O 디바이스들(1514)이, 제1 버스(1516)를 제2 버스(1520)에 결합하는 버스 브리지(1518)와 함께, 제1 버스(1516)에 결합될 수 있다. 예를 들어, 일 실시예에서 키보드/마우스(1522), 통신 디바이스들(1526), 및 코드(1530)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 데이터 스토리지 유닛(1528)을 포함하는 다양한 디바이스들이 제2 버스(1520)에 결합될 수 있다. 또한, 오디오 I/O(1524)가 제2 버스(1520)에 결합될 수 있다. 실시예들은 스마트 셀룰러 전화, 태블릿 컴퓨터, 넷북, UltrabookTM 등과 같은 모바일 디바이스들을 포함하는 다른 타입들의 시스템들에 통합될 수 있다
도 16은 실시예에 따른 동작들을 수행하도록 집적 회로를 제조하기 위해 사용될 수 있는 IP 코어 개발 시스템(1600)을 예시하는 블록도이다. IP 코어 개발 시스템(1600)은 더 큰 설계에 통합될 수 있거나 또는 전체 집적 회로(예를 들어, SoC 집적 회로)를 구성하기 위해 사용될 수 있는 모듈형의 재사용가능한 설계들을 생성하기 위해 사용될 수 있다. 설계 설비(1630)는 고급 프로그래밍 언어(예를 들어, C/C++)로 IP 코어 설계의 소프트웨어 시뮬레이션(1610)을 생성할 수 있다. 소프트웨어 시뮬레이션(1610)은 IP 코어의 거동을 설계, 테스트, 및 검증하기 위해 사용될 수 있다. 그 후 RTL(register transfer level) 설계는 시뮬레이션 모델로부터 생성되거나 합성될 수 있다. RTL 설계(1615)는, 모델링된 디지털 신호들을 사용하여 수행되는 연관된 로직을 포함하여, 하드웨어 레지스터들 사이의 디지털 신호들의 흐름을 모델링하는 집적 회로 거동의 추상화이다. RTL 설계(1615)에 부가하여, 로직 레벨 또는 트랜지스터 레벨에서의 하위 레벨 설계들이 또한 생성, 설계, 또는 합성될 수 있다. 따라서, 초기 설계 및 시뮬레이션의 특정 세부 사항은 변할 수 있다.
RTL 설계(1615) 또는 등가물은 설계 설비에 의해, HDL(hardware description language), 또는 물리적 설계 데이터의 어떤 다른 표현으로 되어 있을 수 있는 하드웨어 모델(1620)에 더 합성될 수 있다. HDL은 IP 코어 설계를 검증하기 위해 추가로 시뮬레이트되거나 테스트될 수 있다. IP 코어 설계는 비휘발성 메모리(1640)(예컨대, 하드 디스크, 플래시 메모리, 또는 임의의 비휘발성 저장 매체)를 사용하여 제3자 제조 설비(1665)에 전달하기 위해 저장될 수 있다. 대안적으로, IP 코어 설계는 유선 접속(1650) 또는 무선 접속(1660)을 통해 (예컨대, 인터넷을 통해) 송신될 수 있다. 이후 제조 설비(1665)는 IP 코어 설계에 적어도 부분적으로 기초하는 집적 회로를 제조할 수 있다. 제조된 집적 회로는 본 명세서에 설명된 적어도 하나의 실시예에 따른 동작들을 수행하도록 구성될 수 있다.
이제 도 17을 참조하면, 실시예에 따른 프로세서의 하이 레벨 뷰의 블록도가 도시되어 있다. 도 17에 도시된 바와 같이, 멀티코어 프로세서 또는 다른 SoC일 수 있는 프로세서(1700)는 복수의 코어(17100-17107)를 포함한다. 이 실시예에서는 8개의 코어로 도시되어 있지만, 상이한 실시예들에서는 4개, 16개, 32개 또는 어떤 다른 수의 코어들이 존재할 수 있다. 또한, 그래픽 프로세서(1720)도 존재한다. 단일 유닛으로서 도시되었지만, 그래픽 프로세서(1720)는 다중의 독립 그래픽 처리 유닛(GPU들)을 포함할 수 있음을 이해해야 한다. 추가적으로 도시된 바와 같이, 공유 캐시 메모리(1730)가 코어들(1710) 및 그래픽 프로세서(1720)에 의해 공유될 수 있다.
또한, 프로세서(1700)는 프로세서(1700)에 대한 전체 전력 제어를 제공하기 위해 사용될 수 있는 전력 제어기(1740)도 포함한다. 본 명세서의 실시예들에서, 전력 제어기(1740)는 위치 선택적 레귤레이터 제어기(1745)를 포함할 수 있으며, 그 세부 사항들은 본 명세서에서 더 설명될 것이다. 또한, 메모리 제어기(1750)는 프로세서(1700)와 DRAM과 같은 시스템 메모리 사이의 인터페이스를 제공할 수 있다.
도 17을 더 참조하면, 프로세서(1700)가 복수의 LDO(17600-176017)를 포함한다는 점에 유의한다. 이 구현에서, LDO들(1760)의 수는 코어들(1710) 및 그래픽 프로세서(1720)의 수에 대해 초과 배치된다. 즉, 프로세서(1700)는 대응하는 처리 유닛들보다 더 많은 LDO들로 제조된다. 도시된 특정 구현에서, 코어들(1710) 및 그래픽 프로세서(1720) 각각은 적어도 하나의 LDO(1760)를 포함할 수 있다. 그에 부가하여, 부가의 LDO들(1760)이 이러한 처리 유닛들 외부에 존재할 수 있다. 이들 부가의 LDO들(1760)은, 일부 경우에, 프로세서의 구성에 좌우되어, 하나 이상의 대응하는 코어(1710) 또는 다른 처리 유닛에 전력을 제공하도록 제어될 수 있는 보조 또는 대체 LDO들로서 역할할 수 있다. 도 17의 실시예에서, 그래픽 프로세서 내의 각각의 코어가 2개의 LDO(1760)(하나는 대응하는 처리 유닛 내부에 있고, 하나는 외부에 있음)와 연관되어 있는 것으로 도시되어 있지만, 실시예들은 이와 관련하여 제한되지 않고, 부가의 LDO들이 특정의 코어 또는 다른 처리 유닛과 연관되어 있을 수 있으며, 따라서 가능하게는 둘 이상의 LDO가 주어진 코어 내에 포함될 수 있고 유사하게 둘 이상의 LDO가 주어진 코어로부터 외부에 위치되지만 해당 코어와 연관될 수 있다는 것을 이해해야 한다.
초과 배치된 수의 전압 레귤레이터들을 갖는 도 17에서와 같은 실시예에서, 전력 제어기(1740) 및 더 구체적으로는 위치 선택적 레귤레이터 제어기(1745)는 전압 레귤레이터들과 연관된 퓨즈 정보에 액세스할 수 있다. 예시된 바와 같이, 프로세서(1700)는, 예를 들어, 프로세서(1700)에 대한 다양한 구성 정보를 저장하는 비휘발성 메모리에서 구현되는 퓨즈 스토리지(1770)를 포함할 수 있다. 본 명세서에서 관심 있는 바와 같이, 퓨즈 스토리지(1770)는 LDO 구성 정보(1775)를 포함한다. 실시예에서, LDO 구성 정보(1775)는, 예를 들어, 대응하는 인에이블 표시자 또는 다른 정보를 저장하여, 각각의 LDO에 대해, 이것이 인에이블될지 여부를 식별할 수 있다. 이와 같이, 이러한 정적 타입의 구현에서, 퓨즈 정보에 기초하여, 특정 LDO들(1760)은 정적으로 디스에이블될 수 있는 반면 다른 것들은 정적으로 인에이블될 수 있다. 동작 동안 가능성있는 열 핫 스폿들의 로케이션들을 식별하는 그러한 퓨즈 정보는 설계 시간 또는 제조후 테스트에 기초할 수 있다. 이 프리(pre) 또는 포스트-실리콘 정보에 의해, 이것은 특정 LDO들(1760)이 동작 동안 인에이블되는 반면 다른 그러한 LDO들(1760)(예를 들어, 식별된 가능성 있는 핫 스폿 영역들과 연관됨)이 디스에이블되게 야기하기 위해 사용될 수 있다. 초과 배치 상황에서 본 명세서에 설명된 바와 같은 LDO들에 의해, LDO들은, 본 명세서에 설명된 바와 같은 잠재적으로 분산된 전력 게이트들을 가지며 코어들 자체에 내부적으로 포함되면서, 프로세서 전체에 걸쳐 이격될 수 있다.
도 17에 더 예시된 바와 같이, 각각의 코어(17100-17107)는 적어도 하나의 열 센서(17120-17127)를 포함하거나 그와 연관될 수 있다. 실시예에서 열 다이오드들 또는 다른 그러한 메커니즘들로서 구현될 수 있는 추가적인 열 센서들이, 예를 들어, 열 정보를 감지하고 전력 제어기(1740)에 열 정보를 제공하기 위해 프로세서(1700)의 레이아웃 전체에 걸쳐 제공될 수 있다는 것을 이해해야 한다. 이 열 정보는 본 명세서에 설명된 바와 같은 LDO들의 위치 선택적 제어를 포함하여, 다양한 이유들을 위해 이용될 수 있다는 점에 유의한다. 또한, 이 열 정보에 기초하여, 프로세서(1700) 전체가 과도한 레벨에서 동작하고 있다고 결정될 때, 예를 들어, 동작 전압 및/또는 주파수를 감소시키고 및/또는 서브시스템들 또는 프로세서(1700)의 전부를 차단함으로써, 프로세서를 보호하기 위해 하이 레벨 열 조절이 수행될 수 있다. 그에 부가하여, 열 정보가 활동 정보에 대한 술어(predicate)로서 사용될 때, 전력 제어기(1740)는 주어진 태스크에 대해 필요한 전류를 전달하기 위해 전력 조절을 적절히 제어할 수 있다. 또한, 열 정보는 본 명세서에 설명된 LDO 인에이블/디스에이블의 동적 제어를 수행하는데 사용하기 위해 위치 선택적 레귤레이터 제어기(1745)에 제공될 수 있다.
특정 실시예에서, 작은 IP(intellectual property) 블록, 예를 들어, 비교적 작은 저 전력 코어 또는 다른 처리 유닛은 단일 LDO를 포함하거나 그와 연관될 수 있다. 더 크고 더 높은 전력 소비 코어들(예를 들어, 비순차적 코어들)은 2개의 LDO와 연관될 수 있다. 그리고, 초과 배치를 제공하는 실시예들에서, 하나 이상의 부가 또는 대체 LDO는 다양한 코어들 또는 다른 처리 유닛들과 연관될 수 있다. 물론, 다른 실시예들에서, 더 많거나 더 적은 수의 LDO들이 특정 코어들에 포함되거나 다른 경우에는 이들과 연관될 수 있다.
또한, 도 17에 도시된 하이 레벨에서는, LDO들(1760)이 일반적으로 코어들(1710)에 대해 대칭적으로 위치하는 것으로 도시되어 있지만, 이러한 표현은 단지 예시의 편의를 위한 것이라는 점에 유의한다. 대신에, 초과 배치된 수의 LDO들이 있는 많은 실시예들에서, LDO들은 특정의 코어들에 대해 비대칭적으로 위치될 수 있다. 달리 말하면, LDO들은, LDO들 중 선택적인 하나 이상이 핫 스폿들을 피하거나 감소시키는 방식으로 정적으로 또는 동적으로 대응하는 코어들 및 다른 처리 유닛들에 전력을 제공할 수 있게 하기 위해 반도체 다이 전체에 걸쳐 비대칭적으로 위치될 수 있다.
일 실시예에서, 도 17에 도시된 컴포넌트들 전부는 단일 반도체 다이 상에 구현될 수 있다. 다른 경우들에서, LDO들 중 적어도 일부는 적층 다이 구성으로 또 다른 반도체 다이 상에 구현될 수 있다. 또한, LDO들의 초과 배치를 제공하는 특정 하이 레벨 배열을 갖는 것으로 도시되지만, 다른 실시예들은 전압 레귤레이터들의 초과 배치 없이도 위치 선택적 기반 전압 레귤레이터 제어를 가능하게 할 수 있다.
도 17의 하이 레벨 뷰에서는, 프로세서(1700) 내의 제한된 수의 컴포넌트들만이 예시된다는 점에 유의한다. 다른 계산 컴포넌트들, 물리적 유닛(PHY) 회로들, 및 다른 언코어(uncore) 회로를 포함하는 추가적인 계산 및 다른 처리 엔진들이 존재할 수 있음을 이해해야 한다. 상기 논의에서와 같이, 이러한 컴포넌트들은, 특정 실시예들에서, 다중의 LDO(1760)와 연관되어, 이러한 컴포넌트들에의 제어가능한 전력 전달이 본 명세서에서 설명된 바와 같이 발생할 수 있도록 한다. 도 17의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제 도 18을 참조하면, 실시예에 따른 코어의 블록도가 도시되어 있다. 도 18에 도시된 바와 같이, 코어(1800)는 주어진 순차적 또는 비순차적 프로세서와 같은 임의 타입의 처리 코어일 수 있다. 도 18에 도시된 하이 레벨에서, 코어(1800)는 명령어 페치 및 디코드 유닛들과 같은 프론트 엔드 회로들(1810)을 포함한다. 다음으로, 프론트 엔드 유닛 회로들(1810)은 명령어들 또는 다른 동작들을 실행할 수 있는 복수의 실행 회로(1820)에 결합된다. 다음으로, 실행 회로들(1820)에서 생성된 결과들은 리타이어먼트 유닛 등과 같은 백 엔드 회로들(1830)에 제공될 수 있다. 추가로 도시된 바와 같이, 하나 이상의 캐시 메모리(1840)가 다양한 회로들에 결합될 수 있다.
본 명세서에 설명된 위치 기반 선택적 전력 제어와 관련하여, 코어(1800)는 LDO(1850)를 추가로 포함한다. LDO(1850)는 전력 관리 에이전트(1860)로부터 조절된 전압 레벨에 대응하는 기준 전압을 수신하도록 구성된다는 점에 유의한다. 다음으로, 전력 관리 에이전트(1860)는 프로세서의 PCU와 통신 상태에 있을 수 있다. 그에 부가하여, 전력 관리 에이전트(1860)는 성능 모니터 회로(1870)로부터 성능 모니터링 정보를 추가로 수신할 수 있다. 본 명세서의 실시예들에서, 성능 모니터 회로(1870)는 코어(1800) 내의 성능 및 활동에 관한 정보를 유지할 수 있다. 예를 들어, 코어(1800) 내의 개별 유닛들 내의 활동에 관한 정보를 유지하기 위해 다양한 성능 모니터들 또는 다른 활동 카운터들이 제공될 수 있다. 또한, 성능 모니터 회로(1870)는 일부 경우들에서 열 센서들(1812, 1822 및 1832)과 같은 열 센서들을 포함하여, 코어(1800) 내의 센서들로부터 환경 정보를 수신할 수 있다. 이 정보에 기초하여, 성능 모니터 회로(1870)는 전력 관리 에이전트(1860) 및 LDO(1850) 둘 다에게 코어(1800) 내의 특정 유닛들의 활동 레벨들의 표시를 제공할 수 있다. 다음으로, 이 정보는 다양한 에이전트들에 의해 사용되어 LDO(1850) 및 그것에 기초한 그의 연관된 전력 게이트 회로를 제어할 수 있게 된다.
이 활동 정보에 적어도 부분적으로 기초하여, LDO(1850)는 게이트 제어 신호들을 그의 연관된 전력 게이트 모듈들(18550-1855n)에 전송할 수 있다. 각각의 전력 게이트 모듈(1855)은 LDO(1850)의 하나 이상의 전력 게이트 회로를 포함할 수 있다는 점에 유의한다. 그리고 도시된 바와 같이, 이러한 전력 게이트들은 코어(1800)의 영역 전체에 걸쳐 분포되어, 그들의 열 효과들이 또한 분산될 수 있도록 한다. 게다가, 본 명세서의 실시예들에서, 주어진 활동 또는 열 임계값을 초과할 수 있는 활동 레벨들에 관한 미세 세분성 정보에 의해, LDO(1850)는 핫 스폿을 겪는 코어(1850)의 컴포넌트들과 더 가깝게 위치되는 전력 게이트 모듈들(1855)의 적어도 서브세트에 대한 게이트 제어 신호들을 디스에이블시킬 수 있거나 또는 다른 열 상태가 디스에이블될 수 있어서, 더 큰 열 소산을 허용한다. 도 18의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제 도 19를 참조하면, 본 발명의 실시예에 따른 LDO의 개략도가 도시되어 있다. 도 19에 도시된 바와 같이, LDO(1900)는 기준 전압(즉, 타겟 조절된 전압)을 피드백 전압과 비교하는 비교기(1910)를 포함하는데, 이 피드백 전압은 임피던스(1915)(예를 들어, 분압기)를 통해 수신될 수 있어서 피드백 전압이 LDO(1900)에 의해 생성된 출력 전압에 기초하도록 한다. 실시예에서, 비교기(1910)는, 예를 들어, LDO가 동작할 적절한 전압 레벨을 나타내기 위해 전력 제어기에 의해 전송될 수 있는 기준 전압 제어 신호에 기초하여 선택기(1905)에 의해 선택되는 대로의 복수의 선택된 기준 전압 중 하나 및 피드백 전압을 수신하는 하나 이상의 아날로그-투-디지털 변환기(ADC들)로 구현될 수 있다.
추가로 예시된 바와 같이, 비교기(1910)의 출력은 제어기(1920)에 제공된다. 본 명세서의 실시예들에서, 제어기(1920)는 LDO가 동작을 할 수 있게 하는 인에이블 신호를 더 수신할 수 있다. 반대로, 인에이블 신호가 디스에이블될 때, LDO(1900)는 전체적으로 디스에이블될 수 있다. 추가로 도시된 바와 같이, 제어기(1920)는 코어(1800) 내의 임의의 핫 스폿들의 위치를 나타내는 열 정보와 같은 활동 정보를 추가로 수신할 수 있다. 이와 같이, 제어기(1920)는, 이 정보에 적어도 부분적으로 기초하여, 인에이블 또는 디스에이블할 대응하는 전력 게이트 회로들의 수 및 위치를 선택적으로 결정할 수 있다. 보다 구체적으로, 도 19에 도시된 바와 같이, 복수의 전력 게이트 모듈(19300-1930n)이 존재한다. 예시된 바와 같이, 각각의 전력 게이트 모듈들(1930)은 게이트 제어 신호들에 의해 인에이블될 때 출력 전압을 제공하기 위해 (예를 들어, 온-칩 또는 오프-칩 전압 소스로부터 수신된) 입력 전압을 출력하는 복수의 금속 산화물 반도체 전계 효과 트랜지스터(즉, NMOS M0-MN)를 포함할 수 있다.
도 19의 구현에서, 전력 게이트 회로는 따라서 복수의 전력 게이트 모듈(19300-1930y)로서 배열된다는 점에 유의한다. 도시된 바와 같이, 각각의 전력 게이트 모듈(1930)은 다중의 NMOS M0-MN을 포함할 수 있다. 이들 NMOS 디바이스들 중 적절한 것들의 제어를 달성하기 위해, 제어기(1920)는 복수의 전력 게이트 모듈(19300-1930y) 각각에 N 비트 게이트 제어 신호를 출력할 수 있다. 하나의 특정 예로서, 각각의 전력 게이트 모듈(1930)은 5개의 스위칭 요소를 포함할 수 있다; 물론, 모듈 당 상이한 수의 개별 스위칭 요소들이 실현될 수 있다.
대표적인 예에서, 각각의 전력 게이트 모듈(1930)은 주어진 총 최소 저항을 제공할 수 있다. 일부 경우들에서, 다중의 전력 게이트 모듈(1930)이 각각의 코어와 연관될 수 있다. 예를 들어, 일 실시예에서, 각각의 코어는 전력 분배의 위치 선택적 제어를 제공하기 위해 각각이 적어도 2개의 전력 게이트 모듈(1930)을 갖는 하나 이상의 LDO와 연관될 수 있다. 또 다른 경우에, 코어당 더 많은 전력 게이트 모듈들(1930)이 제공될 수 있다. 하나의 이러한 예로서, 코어 당 16개의 전력 게이트 모듈(1930)이 제공될 수 있다. 이러한 경우에, 각각의 이러한 전력 게이트 모듈(1930)은 대략 8 밀리옴(milliohm)의 총 최소 저항을 제공할 수 있다. 이러한 구현으로, 전력 게이트 모듈들(1930)은, 예컨대, 코어의 핫 스폿 정보에 기초하여, 각자의 전력 게이트 모듈들(1930)의 전력 게이트들의 인에이블/디스에이블을 선택적으로 제어하기 위해 코어의 레이아웃 전체에 걸쳐 분포될 수 있다.
따라서 실시예들에서, 각각의 전력 게이트 모듈(1930)은 주어진 처리 회로의 상이한 영역 내에 분포될 수 있다. 일부 경우들에서, 대응하는 NMOS 스위칭 디바이스들로 형성된 개별 전력 게이트들이 또한 물리적으로 분포될 수 있거나, 또는 주어진 전력 게이트 모듈(1930)의 모든 NMOS들이 서로 밀접하게 위치될 수 있다. 활동 정보 및 본 명세서에 설명된 바와 같은 열 기반 제어의 적절한 인에이블에 기초하여, 각각의 전력 게이트 모듈(1930)은 개별적으로 제어될 수 있으며, 여기서 그 다중의 구성 개별 전력 게이트들(M0-MN) 각각은 전력 게이트 모듈(1930) 각각에 제공되는 멀티 비트 게이트 제어 신호를 통해 개별적으로 제어될 수 있다. 각각의 전력 게이트 모듈(1930)은 제어기(1920)에 의해 독립적으로 어드레싱될 수 있다는 점에 유의한다. 도 19의 실시예에서 이러한 특정 구현으로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
위에서 논의된 바와 같이, 일부 실시예들에서, 전압 레귤레이터들 중 적어도 일부는 코어들 또는 다른 처리 유닛들과는 상이한 반도체 다이 상에 구성될 수 있다. 이제 도 20을 참조하면, 실시예에 따른 프로세서의 단면도가 도시되어 있다. 도 20에 도시된 바와 같이, 멀티코어 프로세서 또는 다른 SoC일 수 있는 프로세서(2000)는 함께 적층된 다중의 반도체 다이, 즉 제1 반도체 다이(2010), 제2 반도체 다이(2020) 및 제3 반도체 다이(2030)를 포함한다. 도 20에 도시된 실시예에서, 제1 반도체 다이(2010)는 복수의 코어(20120-2012n)를 포함할 수 있다. 예시의 편의를 위해 2개의 이러한 코어만이 도시되어 있지만, 보다 많은 코어들, 다른 처리 유닛들 및 부가의 회로가 특정 실시예에 존재할 수 있다는 것을 이해해야 한다. 추가로 도시된 바와 같이, 제1 반도체 다이(2010)는 또한 GPU(2015)를 포함한다.
다음으로, 제2 반도체 다이(2020)는 복수의 LDO(20220-2022n)를 포함한다. 제2 다이(2020)는 부가의 컴퓨팅 회로들, 물리적 유닛 회로들 등과 같은 부가의 컴포넌트들을 추가로 포함할 수 있다. 도 20에 도시된 특정 실시예에서, 제2 반도체 다이(2020)는 적어도 하나의 PHY 회로(2026) 및 적어도 하나의 추가 계산 회로(2028)를 포함하며, 이것은 일례에서 자이로스코프 정보, 컴퍼스 정보, 기압계 정보, 가속도계 정보, GPS 정보, 자기 센서 정보 등과 같은 환경 데이터의 융합을 제공하기 위해 시스템 또는 센서 허브를 구성하고 불러오기 위한 (마이크로컨트롤러와 같은) 부트 코어일 수 있다. 이러한 회로 및 제2 반도체 다이(2020) 전체가 전력을 투입하고 활동을 초기화하기 위한 제1 다이일 수 있고, 제1 반도체 다이(2010)보다 더 낮은 전력 레벨들에서 동작하는 능력을 가질 수 있다는 것에 유의한다. 다중의 다이가 서로의 열에 영향을 준다는 것에 유의한다. 하부 다이(2020)가 뜨거워지면, 하부 다이는 위의 다이(2010)(및 가능하게는 다이(2030))를 가열할 것이고, 그 반대도 마찬가지이다. 그리고 물론, 이는 현재 실행되는 작업부하에 좌우되어 동적으로 변경될 것이다.
구현에 좌우되어, 하나 이상의 초과 배치된 LDO(2025)가 또한 존재할 수 있다는 것에 유의한다(도 20에서 파선 형태로 도시됨). 구현이 초과 배치를 제공하는지 여부에 관계없이, 핫 스폿을 갖는 코어(2012) 바로 아래의 LDO가 디스에이블되게 또는 적어도 그 구성 전력 게이트들의 일부 수가 턴오프되게 제어될 수 있도록 LDO들(2022, 2025)의 위치 선택적 제어가 발생할 수 있다는 점에 유의한다. 그리고 또한, 도 20에서와 같은 구성에서, GPU(2015)가 비활성일 때, GPU(2015)에 1차 전력을 제공할 수 있는 LDO(2025)는 하나 이상의 코어(2012)에 추가 전류(또는 모든 요구된 전류)를 제공할 수 있다. 도 20에 추가로 예시된 바와 같이, 제3 반도체 다이(2030)는, 예로서 DRAM 또는 NVDIMM(non-volatile dual inline memory module)과 같은 또 다른 메모리 토폴로지로 구현될 수 있는 메모리 다이일 수 있다.
이제 도 21을 참조하면, 본 발명의 실시예에 따른 방법의 흐름도가 도시되어 있다. 도 21에 도시된 바와 같이, 방법(2100)은 본 명세서에 설명된 바와 같은 프로세서 또는 다른 SoC의 전압 레귤레이터들을 제어하는 방법이다. 이와 같이, 방법(2100)은 하드웨어 회로, 펌웨어, 소프트웨어, 및/또는 이들의 조합들에 의해 수행될 수 있다. 특정 실시예에서, 방법(2100)은 실시예에서 프로세서의 전력 제어기 내에서 구현될 수 있는 위치 선택적 레귤레이터 제어기에 의해 수행될 수 있다. 알 수 있는 바와 같이, 방법(2100)은 디폴트 전압 레귤레이터들을 이용하여 코어들에 전력을 공급함으로써 시작한다(블록 2110). 도 21이 멀티코어 프로세서의 맥락에서 제시되지만, 코어들에 부가하여 또는 코어들 대신에, 부가의 또는 상이한 처리 유닛들이 하나 이상의 선택된 전압 레귤레이터에 의해 유사하게 전력을 공급받을 수 있다는 것을 이해해야 한다는 것을 유의하라. 블록(2110)에서, 이러한 디폴트 전압 레귤레이터들은, 예를 들어, 각각이, 주어진 코어에 조절된 전압을 제공할 적어도 하나의 1차 전압 레귤레이터뿐만 아니라, 주어진 코어에 조절된 전압의 일부 또는 전부를 선택적으로 제공할 수 있는 하나 이상의 2차 또는 대체 전압 레귤레이터를 식별하는 복수의 엔트리를 포함하는 맵 테이블에서, 주어진 코어가 그와 연관되는 1차 전압 레귤레이터일 수 있다. 일부 경우들에서, 이 맵 테이블은 프로세서의 퓨즈 스토리지 또는 다른 비휘발성 스토리지 내에 구현될 수 있다.
어쨌든, 프로세서는 이에 따라 디폴트 전압 레귤레이터들로부터 코어들에 전력이 제공되는 동작을 시작할 수 있다. 일부 경우들에서, 1차 전압 레귤레이터와 대응하는 코어 사이에 1:1 대응이 있을 수 있다. 다른 경우들에서, 다중의 전압 레귤레이터가 주어진 코어에 대한 1차 전압 레귤레이터로서 역할할 수 있다.
다음으로, 프로세서의 임의의 영역으로부터의 열 정보가 열 임계값을 초과하는지가 결정된다(마름모꼴 2120). 일례로서, 프로세서 다이는 복수의 세그먼트, 예를 들어, 사분면들로 파티셔닝될 수 있고, 여기서 각각의 사분면은 적어도 하나의 코어를 포함한다. 본 명세서에서의 논의의 목적을 위해, 제1 영역은 이 열 임계값을 초과하는 온도에서 동작하고 있다고 가정한다. 이와 같이, 제어는 이 영역이 식별될 수 있는 블록(2130)으로 다음으로 넘어간다. 이후, 블록(2140)에서, 맵 테이블이 액세스될 수 있다. 더 구체적으로, 이 영역과 연관된 맵 테이블의 엔트리(또는 각각이 이 영역에 존재하는 코어와 연관된 다중의 그러한 엔트리들)는 그 영역에 대한 하나 이상의 대체 전압 레귤레이터를 식별하기 위해 이용될 수 있다. 그 후, 블록(2150)에서, 그러한 대체 전압 레귤레이터들은 핫 스폿을 갖는 이 식별된 영역에 존재하는 코어 또는 코어들에 전력을 제공하도록 인에이블될 수 있다. 일부 경우들에서, 이러한 대체 전압 레귤레이터가 이 영역의 코어 또는 코어들에 전력의 일부를 제공할 수 있고, 1차 전압 레귤레이터는 전력의 일부를 계속 제공할 수 있지만 열 부하를 감소시키기 위해 감소된 수의 활성 전력 게이트들로 그렇게 할 수 있다는 점에 유의한다. 다른 경우들에서, 1차 전압 레귤레이터는 더 큰 열 소산 및 온도 감소를 허용하기 위해 완전히 디스에이블될 수 있다.
여전히 도 21을 참조하면, 제어는 임계 시간이 이후 발생할 수 있는 블록(2160)으로 다음으로 넘어간다. 실시예들이 이와 관련하여 예로서 제한되지 않지만, 이 임계 시간은 수십 밀리초 내지 1초 이상의 정도일 수 있다. 핫 영역에서의 전력 게이트들이 주요 과도 상태(transient)에 반응하기 위해 여전히 사용되는 것이 가능하다는 점에 유의한다(따라서, 전력 게이트들은 수 나노초 동안 온된다). 제어기가 턴 온할 전력 게이트들의 수를 결정할 때, 핫 영역에서의 전력 게이트들은 턴 온되는 마지막 전력 게이트일 것이다. 모든 FET들이 온인 경우에, 프로세서는 그러한 동작을 주어진 지속기간, 예를 들어, 10 밀리초 미만으로 제한할 수 있다.
따라서, 그러한 임계 시간은 임의의 식별된 핫 스폿들의 냉각 잠재성을 허용한다. 다음으로, 이 임계 시간이 종료된 후에, 제어는 마름모꼴(2170)로 넘어가고, 여기서 임의의 식별된 영역(이전에 핫 스폿을 가짐)의 열 정보가 열 임계를 초과하는지가 결정될 수 있다. 만일 그렇다면, 제어는 블록(2180)으로 넘어가고, 여기서 식별된 영역(들)과 연관된 코어들과 같은 하나 이상의 코어의 주파수 감소(및 선택적으로 전압 감소)가 성능 상태를 감소시키기 위해 발생할 수 있다. 이와 같이, 이러한 파라미터 변경 및 활동의 억압은 충분한 온도 감소를 가능하게 할 수 있다. 예시된 바와 같이, 이 변경 후에, 제어는 위에서 논의된 블록(2160)으로 넘어간다. 물론, 열 문제가 해결된 후에, 그러한 억압 메커니즘들은 제거될 수 있어서, 억압된 코어들 또는 다른 회로가 그들의 성능 상태를 증가시키는 것을 가능하게 한다는 점에 유의한다.
그렇지 않고 전력 공급 연관들의 이러한 상이한 구성의 결과로서 영역들의 온도가 감소되었다고 결정되면, 제어는 블록(2110)으로 되돌려 넘겨질 수 있으며, 여기서 코어들에 대한 전압 레귤레이터들의 디폴트 구성이 다시 적용될 수 있다. 물론, 이러한 디폴트 구성으로의 복귀는 모든 실시예들에서 반드시 발생할 필요는 없다. 더욱이, 코어들에 대한 전압 레귤레이터들의 초과 배치가 있는 경우들 및 여분의 전압 레귤레이터들이 없는 경우들 둘 모두에서 도 21의 배열이 사용될 수 있다는 것을 이해해야 한다. 그럼에도 불구하고, 심지어 초과 배치 없이도, 도 21에서 설명된 동적 제어는 전압 레귤레이터들 및/또는 주어진 하나 이상의 전압 레귤레이터의 제어가능한 양의 전력 게이트들의 조합으로부터 주어진 코어들에 전력을 공급하기 위해 사용될 수 있다.
또한, 이 실시예는 사분면 당 적어도 하나의 코어가 있는 구성을 설명하지만, 실시예들은 이런 면에서 제한되지 않는다는 것을 이해해야 한다. 다른 경우들에서, 하나 이상의 사분면은 코어들 대신에 다른 회로를 포함할 수 있다. 예를 들어, 주어진 사분면은 독립적인 전력 제어가 제공될 수 있는 위상 동기 루프를 갖는 고속 다중 물리적 유닛(PHY)을 포함할 수 있다. 물론, 신경망 등과 같은 임의의 다른 타입의 IP 회로가 하나 이상의 코어에 부가하여 또는 그 대신에 주어진 사분면에 존재할 수 있다. 도 21의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제 도 22를 참조하면, 본 발명의 또 다른 실시예에 따른 방법의 흐름도가 도시되어 있다. 구체적으로, 방법(2200)은 코어의 지역적 세분성에서 코어와 연관된 적어도 하나의 LDO를 제어하기 위한 보다 특정한 방법이다. 이와 같이, 방법(2100)은 하드웨어 회로, 펌웨어, 소프트웨어, 및/또는 이들의 조합들에 의해 수행될 수 있다. 특정의 실시예에서, 방법(2200)은 LDO에 포함되거나 그와 연관된 제어 회로, 및/또는 주어진 코어의 전력 관리 에이전트와 같은 국소적 전력 제어기에 의해 수행될 수 있다.
예시된 바와 같이, 방법(2200)은 적어도 하나의 LDO의 분산된 전력 게이트들로부터의 동작 전압으로 코어에 전력을 공급하는 것으로 시작한다(블록(2210)). 이 LDO는 국소적으로 존재하는 LDO일 수 있는데, 예를 들어, 코어 자체의 회로 내에 존재할 수 있다는 것에 유의한다. 또는, 이것은 다른 방식으로 코어와 연관된 LDO일 수 있는데, 예를 들어, 코어와 동일한 반도체 다이 상에 또는 본 명세서에 설명된 바와 같은 별개의 코어 상에 존재할 수 있다.
동작 동안, 코어의 성능 모니터링 정보가 수신될 수 있다(블록(2220)). 실시예에서, 코어는 코어의 활동에 관한 정보를 유지할 수 있는, 본 명세서에 설명된 성능 모니터들을 포함할 수 있다. 이 정보에 적어도 부분적으로 기초하여, 마름모꼴(2230)에서, 활동 레벨이 활동 임계값을 초과하는지가 결정될 수 있다. 일부 경우들에서, 사이클당 명령어들 등의 형태의 성능 모니터링 정보가 또한 사이클당 명령어들 등의 관점에서 활동 임계값에 대해 고려될 수 있다. 다른 경우들에서, 활동 레벨은 코어의 하나 이상의 온도 센서와 연관된 온도 정보에 대응할 수 있고, 활동 임계값은 주어진 온도 임계값일 수 있다.
어쨌든, 활동 레벨이 활동 임계값을 초과하는 것으로 판정되면, 제어는 이 높은 활동 레벨과 연관된 코어의 영역이 식별될 수 있는 블록(2240)으로 넘어간다. 예를 들어, 코어 자체가 상이한 영역들이 되도록 세그먼트화될 수 있고, 상이한 영역들의 활동에 기초하여 코어 내의 핫 스폿 영역이 식별될 수 있다. 다음으로, 마름모꼴(2250)에서, 전류 부하가 전류 임계값 미만인지가 결정된다. 이 전류 부하는 코어가 동작하고 있는 주어진 전류 레벨에 대응할 수 있다. 일부 경우들에서, 이 전류 레벨은 전력 게이트들의 백분율의 관점에서 주어진 전류 소비 레벨에 대해 충분한 전력을 제공하도록 인에이블될 수 있다. 예를 들어, 일부 경우들에서, 이 전류 레벨은 전력 게이트들의 백분율의 관점에서 주어진 전류 소비 레벨에 충분한 전력을 제공하도록 인에이블될 수 있다. 예를 들어, 10 암페어(A)에서 코어를 동작시키기 위해, 주어진 LDO의 전력 게이트들 중 대략 10%가 인에이블될 수 있다. 거의 모든 경우에 전력 게이트들의 일부만이 인에이블된다. 전형적으로, IP 회로는 그것의 피크 전류의 대략 절반에서 동작한다. IP 회로가 10A에서 동작하고 20A의 피크 전류를 갖는 시나리오에서, 전력 게이트들(FET들로서 구현됨)의 9%가 인에이블된다. 심지어 18A의 전형적/20A 피크에서도, 전력 게이트들의 50% 만이 온된다. 표 1은 일부 예들을 예시한다.
Figure pct00001
또 다른 대표적인 예로서, LDO가 대략 1.0 볼트의 입력 전압으로 동작하고 대략 0.9 볼트의 조절된 출력 전압을 제공하는 것으로 가정한다. 또한, 이 조절된 전압에 의해 전력이 공급되는 회로가 대략 10 암페어의 전류 소비 레벨을 갖는다고 가정한다. 이 상황에서, 주어진 백분율의 전력 게이트들이, 예를 들어, 10 밀리옴의 총 저항을 제공하도록 인에이블될 수 있다. 또한, 증가된 전류 소비로 인해, 예를 들어, 하나 이상의 벡터 실행 유닛과 같은 추가적인 코어 부분들의 인에이블링과 같은 증가된 활동의 결과로서, 전류 소비 레벨이 20 암페어로 증가한다고 가정한다. 이 상황에서, 전력 게이트들에 의해 제공되는 저항은 조절된 출력 전압을 요청된 레벨로 유지하기 위해, 예를 들어, 5 밀리옴으로 떨어질 수 있다.
여전히 도 22를 참조하면, 특정 실시예에서, 이 전류 임계값은 인에이블되는 전력 게이트들의 대략 80%의 레벨에 대응할 수 있다. 일례로서, 이 전류 임계값은 활성인 전력 게이트들의 80%의 레벨에 설정될 수 있다. 활성 전력 게이트들의 임계 레벨보다 더 낮은 것이 존재하면, 식별된 영역의 하나 이상의 전력 게이트가 디스에이블될 수 있다(블록(2260)). 즉, 코어가 더 적은 전력 게이트로 다뤄질 수 있는 전류 부하에서 동작함에 따라, 열 부하를 감소시키기 위해 식별된 영역에서의 하나 이상의 전력 게이트가 디스에이블될 수 있다.
그렇지 않고, 전류 부하가 전류 임계값을 초과하는 경우, 소정 수의 인에이블된 전력 게이트들을 포함하는 이전 전압 레귤레이터 설정들이 계속될 수 있다. 이는, 코어에 의해 요구되는 높은 전류가 열적으로 중요치 않은 시간 지속기간들(예를 들어, 수 밀리초 정도) 동안에만 존재할 가능성이 있기 때문에 그러하다. 이와 같이, 전압 레귤레이터는 그것의 전류 구성으로 계속 동작하고 프로세서에 해를 끼치지 않을 수 있다. 도 22의 실시예에서 이 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
아래의 예들은 추가 실시예들과 관련된다.
일례에서, 프로세서는: 동작들을 실행하기 위한 제1 복수의 IP 회로; 제2 복수의 통합된 전압 레귤레이터 - 제2 복수의 통합된 전압 레귤레이터는 제1 복수의 IP 회로에 대해 초과 배치됨 - 를 포함한다.
일례에서, 프로세서는 제2 복수의 통합된 전압 레귤레이터에 관한 구성 정보를 저장하기 위한 퓨즈 스토리지를 더 포함하고, 퓨즈 스토리지는 복수의 표시자를 저장하고, 각각의 표시자는 제2 복수의 통합된 전압 레귤레이터 중 대응하는 것이 인에이블되는지를 나타낸다.
일례에서, 복수의 표시자 중 하나 이상은 제2 복수의 통합된 전압 레귤레이터 중 대응하는 것이 포스트-실리콘 핫 스폿 상관 정보에 적어도 부분적으로 기초하여 디스에이블될 것을 표시하기 위한 것이다.
일례에서, 프로세서는 구성 정보를 수신하고 적어도 부분적으로 그에 기초하여 제2 복수의 통합된 전압 레귤레이터 중 하나 이상을 적어도 부분적으로 디스에이블하는 제어 회로를 더 포함한다.
예에서, 프로세서는 제1 복수의 IP 회로를 갖는 제1 반도체 다이를 포함한다.
일례에서, 제1 반도체 다이는 각각이 제1 복수의 IP 회로 중 적어도 하나를 포함하는 복수의 영역을 포함하고, 여기서 복수의 영역 중 제1 영역의 온도가 열 임계값을 초과할 때, 제1 영역과 연관된 제2 복수의 통합된 전압 레귤레이터 중 하나 이상이 디스에이블될 것이다.
일례에서, 프로세서는 제2 복수의 통합된 전압 레귤레이터를 갖는 제2 반도체 다이를 더 포함한다.
일례에서, 제2 복수의 통합된 전압 각각은 로우 드롭아웃 레귤레이터를 포함하고, 로우 드롭아웃 레귤레이터는 입력 전압을 수신하고 조절된 전압을 출력하는 복수의 전력 게이트; 및 조절된 전압의 피드백 전압을 기준 전압과 비교하고, 게이트 제어 신호들을 복수의 전력 게이트에 전송하는 제어기를 포함한다.
일례에서, 제어기는 복수의 IP 회로 중 적어도 제1 IP 회로의 활동 정보를 수신하고 적어도 그것에 기초하여 인에이블될 복수의 전력 게이트들의 수를 제어한다.
일례에서, 프로세서는 제1 복수의 IP 회로 중 적어도 일부의 활동 정보를 수신하고, 적어도 부분적으로 그것에 기초하여 디스에이블될 제2 복수의 통합된 전압 레귤레이터 중 하나 이상을 식별하는 제어 회로를 더 포함한다.
일례에서, 제1 복수의 IP 회로 각각은 제2 복수의 통합된 전압 레귤레이터 중 하나보다 많은 것에 결합된다.
일례에서, 제2 복수의 통합된 전압 레귤레이터는 제1 복수의 IP 회로에 관해 비대칭으로 위치된다.
또 다른 예에서, 방법은: 프로세서의 복수의 통합된 전압 레귤레이터 중 제1 통합된 전압 레귤레이터로 하여금 프로세서의 복수의 코어 중 제1 코어에 동작 전압을 제공하게 야기하는 단계; 및 제1 코어를 포함하는 프로세서의 제1 영역의 온도가 온도 임계값을 초과한다고 결정한 것에 응답하여, 제2 통합된 전압 레귤레이터로 하여금 동작 전압의 적어도 일부분을 제1 코어에 제공하게 야기하는 단계를 포함한다.
일례에서, 방법은 제1 영역의 온도가 열 임계값을 초과한다고 결정한 것에 응답하여, 제2 통합된 전압 레귤레이터를 식별하기 위해 테이블에 액세스하는 단계를 더 포함하고, 각각이 프로세서의 영역 및 복수의 통합된 전압 레귤레이터 중 하나 이상을 식별하기 위한 복수의 엔트리를 포함한다.
일례에서, 방법은 제1 영역의 온도가 온도 임계값을 초과한다고 결정한 것에 응답하여, 제1 통합된 전압 레귤레이터로 하여금 디스에이블되게 야기하는 단계를 더 포함한다.
일례에서, 방법은, 제1 영역의 온도가 열 임계값을 초과한다고 결정한 것에 응답하여, 제1 통합된 전압 레귤레이터의 전력 게이트들의 제1 서브세트가 디스에이블되도록 야기하기 위해 제1 통합된 전압 레귤레이터의 전력 게이트들의 제1 서브세트에게 하나 이상의 제1 게이트 제어 신호를 전송하는 단계; 및 제1 통합된 전압 레귤레이터의 전력 게이트들의 제2 서브세트가 인에이블되도록 야기하기 위해 제1 통합된 전압 레귤레이터의 전력 게이트들의 제2 서브세트에게 하나 이상의 제2 게이트 제어 신호를 전송하는 단계를 더 포함한다.
일례에서, 방법은, 제1 영역의 온도가 제2 열 임계값을 초과한다고 결정한 것에 응답하여 - 제2 열 임계값은 제1 열 임계값보다 작음 -, 제1 통합된 전압 레귤레이터의 활성 전력 게이트의 수를 감소시키는 단계를 더 포함한다. 또 다른 예에서, 명령어들을 포함하는 컴퓨터 판독가능 매체가 상기 예들 중 임의의 것의 방법을 수행한다.
또 다른 예에서, 데이터를 포함하는 컴퓨터 판독가능 매체는 상기 예들 중 임의의 하나의 것의 방법을 수행하기 위해 적어도 하나의 집적 회로를 제조하도록 적어도 하나의 머신에 의해 사용된다.
또 다른 예에서, 장치는 상기 예들 중 임의의 하나의 것의 방법을 수행하기 위한 수단을 포함한다.
또 다른 예에서, 시스템은: 복수의 코어 및 복수의 코어에 전력을 공급하기 위한 복수의 로우 드롭아웃 레귤레이터를 갖는 프로세서 - 복수의 로우 드롭아웃 레귤레이터 중 제1 로우 드롭아웃 레귤레이터는 복수의 전력 게이트를 포함하고, 제1 로우 드롭아웃 레귤레이터와 연관된 제1 코어 내에서 핫 스폿 영역이 식별될 때, 제1 로우 드롭아웃 레귤레이터의 복수의 전력 게이트 중 적어도 일부는 디스에이블됨 -; 및 프로세서에 결합된 시스템 메모리를 포함한다.
일례에서, 제1 코어의 제1 부분의 활동 레벨이 임계값을 초과하는 경우, 제1 코어의 제1 부분에 위치되는 제1 로우 드롭아웃 레귤레이터의 복수의 전력 게이트 중 하나 이상이 디스에이블된다.
일례에서, 프로세서는 복수의 로우 드롭아웃 레귤레이터에 관한 구성 정보를 저장하기 위한 퓨즈 스토리지를 더 포함하고, 퓨즈 스토리지는 복수의 표시자를 저장하고, 각각의 표시자는 복수의 로우 드롭아웃 레귤레이터들 중 대응하는 하나가 인에이블될지를 표시하고, 복수의 로우 드롭아웃 레귤레이터는 복수의 코어에 대해 초과 배치된다.
상기 예들의 다양한 조합들이 가능하다는 것을 이해해야 한다.
"회로(circuit)" 및 "회로(circuitry)"라는 용어들은 본 명세서에서 교환가능하게 사용된다는 점에 유의한다. 본 명세서에서 사용되는 바와 같이, 이러한 용어들 및 용어 "로직"은 단독으로 또는 임의의 조합, 아날로그 회로, 디지털 회로, 하드 유선 회로, 프로그래머블 회로, 프로세서 회로, 마이크로컨트롤러 회로, 하드웨어 로직 회로, 상태 머신 회로, 및/또는 임의의 다른 유형의 물리적 하드웨어 컴포넌트를 지칭하기 위해 사용된다. 실시예들은 다수의 상이한 유형의 시스템에서 사용될 수 있다. 예를 들어, 일 실시예에서, 통신 디바이스는 본 명세서에서 설명된 다양한 방법들 및 기법들을 수행하도록 구성될 수 있다. 물론, 본 발명의 범위는 통신 디바이스로 한정되지 않고, 대신에 다른 실시예들은 명령어들을 처리하기 위한 다른 유형의 장치, 또는 컴퓨팅 디바이스상에서 실행되는 것에 응답하여 해당 디바이스가 본 명세서에 기술된 방법들 및 기법들 중 하나 이상을 수행하게 야기하는 명령어들을 포함하는 하나 이상의 머신 판독가능 매체와 관련될 수 있다.
실시예들은 코드로 구현될 수 있으며, 명령어들을 수행하도록 시스템을 프로그램하기 위해 사용될 수 있는 명령어들을 저장한 비일시적 저장 매체상에 저장될 수 있다. 실시예들은 또한 데이터로 구현될 수 있고, 적어도 하나의 머신에 의해 사용된다면, 적어도 하나의 머신으로 하여금 하나 이상의 동작을 수행하도록 적어도 하나의 집적 회로를 제작하게 야기하는 비일시적 저장 매체상에 저장될 수 있다. 또 다른 실시예들은 SoC 또는 다른 프로세서로 제조될 때 하나 이상의 동작을 수행하도록 SoC 또는 다른 프로세서를 구성하는 정보를 포함하는 컴퓨터 판독가능 저장 매체로 구현될 수 있다. 저장 매체는, 플로피 디스크들, 광학 디스크들, SSD들(Solid State Drives), CD-ROM들(Compact Disk Read-Only Memories), CD-RW들(Compact Disk Rewritables) 및 광자기 디스크들을 포함하는 임의의 유형의 디스크, ROM들(Read-Only Memories), DRAM들(Dynamic Random Access Memories), SRAM들(Static Random Access Memories)과 같은 RAM들(Random Access Memories), EPROM들(Erasable Programmable Read-Only Memories), 플래시 메모리들, EEPROM들(Electrically Erasable Programmable Read-Only Memories), 자기 또는 광학 카드들과 같은 반도체 디바이스들, 또는 전자 명령어들을 저장하는데 적합한 임의의 다른 유형의 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명은 제한된 수의 실시예들에 대하여 설명되었지만, 관련 기술분야의 통상의 기술자라면 그것으로부터의 다수의 수정 및 변형을 인식할 것이다. 첨부된 청구항들은 본 발명의 진정한 사상과 범위에 속하는 모든 이러한 수정과 변형을 포함한다.

Claims (25)

  1. 프로세서로서:
    동작들을 실행하기 위한 제1 복수의 IP(intellectual property) 회로; 및
    제2 복수의 통합된 전압 레귤레이터 - 상기 제2 복수의 통합된 전압 레귤레이터는 상기 제1 복수의 IP 회로에 대해 초과 배치됨(oversubscribed) - 를 포함하는 프로세서.
  2. 제1항에 있어서,
    상기 제2 복수의 통합된 전압 레귤레이터에 관한 구성 정보를 저장하기 위한 퓨즈 스토리지를 추가로 포함하고, 상기 퓨즈 스토리지는 복수의 표시자를 저장하고, 각각의 표시자는 상기 제2 복수의 통합된 전압 레귤레이터 중 대응하는 것이 인에이블될지를 표시하는 프로세서.
  3. 제2항에 있어서,
    상기 복수의 표시자 중 하나 이상은 상기 제2 복수의 통합된 전압 레귤레이터 중 대응하는 것이 포스트-실리콘(post-silicon) 핫 스폿 상관 정보에 적어도 부분적으로 기초하여 디스에이블될 것을 표시하는 프로세서.
  4. 제2항에 있어서,
    상기 구성 정보를 수신하고 적어도 부분적으로 그에 기초하여 상기 제2 복수의 통합된 전압 레귤레이터 중 하나 이상을 적어도 부분적으로 디스에이블하는 제어 회로를 추가로 포함하는 프로세서.
  5. 제1항에 있어서,
    상기 프로세서는 제1 복수의 IP 회로를 갖는 제1 반도체 다이를 포함하는 프로세서.
  6. 제5항에 있어서,
    상기 제1 반도체 다이는 각각이 상기 제1 복수의 IP 회로 중 적어도 하나를 포함하는 복수의 영역을 포함하고, 상기 복수의 영역 중 제1 영역의 온도가 열 임계값을 초과할 때, 상기 제1 영역과 연관된 상기 제2 복수의 통합된 전압 레귤레이터 중 하나 이상이 디스에이블되는 프로세서.
  7. 제5항에 있어서,
    상기 프로세서는 상기 제2 복수의 통합된 전압 레귤레이터를 갖는 제2 반도체 다이를 추가로 포함하는 프로세서.
  8. 제1항에 있어서,
    상기 제2 복수의 통합된 전압 각각은 로우 드롭아웃 레귤레이터를 포함하고, 상기 로우 드롭아웃 레귤레이터는:
    입력 전압을 수신하고 조절된 전압을 출력하는 복수의 전력 게이트; 및
    상기 조절된 전압의 피드백 전압을 기준 전압과 비교하고, 게이트 제어 신호들을 상기 복수의 전력 게이트에 전송하는 제어기를 포함하는 프로세서.
  9. 제8항에 있어서,
    상기 제어기는 상기 복수의 IP 회로 중 적어도 제1 IP 회로의 활동 정보를 수신하고 적어도 부분적으로 그것에 기초하여 인에이블될 상기 복수의 전력 게이트들의 수를 제어하는 프로세서.
  10. 제1항에 있어서,
    상기 제1 복수의 IP 회로 중 적어도 일부의 활동 정보를 수신하고, 적어도 부분적으로 그것에 기초하여 디스에이블될 상기 제2 복수의 통합된 전압 레귤레이터 중 하나 이상을 식별하는 제어 회로를 추가로 포함하는 프로세서.
  11. 제1항에 있어서,
    상기 제1 복수의 IP 회로 각각은 상기 제2 복수의 통합된 전압 레귤레이터 중 하나보다 많은 것에 결합되는 프로세서.
  12. 제1항에 있어서,
    상기 제2 복수의 통합된 전압 레귤레이터는 상기 제1 복수의 IP 회로에 관해 비대칭으로 위치되는 프로세서.
  13. 방법으로서:
    프로세서의 복수의 통합된 전압 레귤레이터 중 제1 통합된 전압 레귤레이터로 하여금 상기 프로세서의 복수의 코어 중 제1 코어에 동작 전압을 제공하게 야기하는 단계; 및
    상기 제1 코어를 포함하는 상기 프로세서의 제1 영역의 온도가 온도 임계값을 초과한다고 결정한 것에 응답하여, 제2 통합된 전압 레귤레이터로 하여금 상기 동작 전압의 적어도 일부분을 상기 제1 코어에 제공하게 야기하는 단계를 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 영역의 온도가 상기 열 임계값을 초과한다고 결정한 것에 응답하여, 상기 제2 통합된 전압 레귤레이터를 식별하기 위해 테이블에 액세스하는 단계를 추가로 포함하고, 상기 테이블은 각각이 상기 프로세서의 영역 및 상기 복수의 통합된 전압 레귤레이터 중 하나 이상을 식별하는 복수의 엔트리를 포함하는 방법.
  15. 제13항에 있어서,
    상기 제1 영역의 온도가 상기 온도 임계값을 초과한다고 결정한 것에 응답하여, 상기 제1 통합된 전압 레귤레이터로 하여금 디스에이블되게 야기하는 단계를 추가로 포함하는 방법.
  16. 제13항에 있어서,
    상기 제1 영역의 온도가 상기 열 임계값을 초과한다고 결정한 것에 응답하여:
    상기 제1 통합된 전압 레귤레이터의 전력 게이트들의 제1 서브세트가 디스에이블되도록 야기하기 위해 상기 제1 통합된 전압 레귤레이터의 전력 게이트들의 제1 서브세트에 하나 이상의 제1 게이트 제어 신호를 전송하는 단계; 및
    상기 제1 통합된 전압 레귤레이터의 전력 게이트들의 제2 서브세트가 인에이블되도록 야기하기 위해 상기 제1 통합된 전압 레귤레이터의 전력 게이트들의 제2 서브세트에 하나 이상의 제2 게이트 제어 신호를 전송하는 단계를 추가로 포함하는 방법.
  17. 제13항에 있어서,
    상기 제1 영역의 온도가 제2 열 임계값을 초과한다고 결정한 것에 응답하여 - 상기 제2 열 임계값은 상기 제1 열 임계값보다 작음 -, 상기 제1 통합된 전압 레귤레이터의 활성 전력 게이트들의 수를 감소시키는 단계를 추가로 포함하는 방법.
  18. 실행될 때, 제13항 내지 제17항 중 어느 한 항에 따른 방법을 구현하는 컴퓨터 판독가능 명령어들을 포함하는 컴퓨터 판독가능 저장 매체.
  19. 제13항 내지 제17항 중 어느 한 항에 따른 방법을 수행하는 수단을 포함하는 장치.
  20. 시스템으로서:
    복수의 코어 및 상기 복수의 코어에 전력을 공급하기 위한 복수의 로우 드롭아웃 레귤레이터를 갖는 프로세서 - 상기 복수의 로우 드롭아웃 레귤레이터 중 제1 로우 드롭아웃 레귤레이터는 복수의 전력 게이트를 포함하고, 상기 제1 로우 드롭아웃 레귤레이터와 연관된 제1 코어 내에서 핫 스폿 영역이 식별될 때, 상기 제1 로우 드롭아웃 레귤레이터의 복수의 전력 게이트 중 적어도 일부는 디스에이블됨 -; 및
    상기 프로세서에 결합된 시스템 메모리를 포함하는 시스템.
  21. 제20항에 있어서,
    상기 제1 코어의 제1 부분의 활동 레벨이 임계값을 초과할 때, 상기 제1 코어의 제1 부분에 위치되는 상기 제1 로우 드롭아웃 레귤레이터의 복수의 전력 게이트 중 하나 이상이 디스에이블되는 시스템.
  22. 제20항에 있어서,
    상기 복수의 로우 드롭아웃 레귤레이터에 관한 구성 정보를 저장하기 위한 퓨즈 스토리지를 추가로 포함하고, 상기 퓨즈 스토리지는 복수의 표시자를 저장하고, 각각의 표시자는 상기 복수의 로우 드롭아웃 레귤레이터들 중 대응하는 것이 인에이블될지를 표시하고, 상기 복수의 로우 드롭아웃 레귤레이터는 복수의 코어에 대해 초과 배치되는 시스템.
  23. 프로세서로서:
    동작들을 실행하기 위한 제1 복수의 IP(intellectual property) 수단; 및
    제2 복수의 통합된 전압 레귤레이터 수단 - 상기 제2 복수의 통합된 전압 레귤레이터 수단은 상기 제1 복수의 IP 수단에 대해 초과 배치됨 - 을 포함하는 프로세서.
  24. 제23항에 있어서,
    상기 제2 복수의 통합된 전압 레귤레이터 수단에 관한 구성 정보를 저장하기 위한 퓨즈 스토리지 수단을 추가로 포함하고, 상기 퓨즈 스토리지 수단은 복수의 표시자를 저장하고, 각각의 표시자는 상기 제2 복수의 통합된 전압 레귤레이터 수단 중 대응하는 것이 인에이블될지를 표시하는 프로세서.
  25. 제24항에 있어서,
    상기 복수의 표시자 중 하나 이상은 상기 제2 복수의 통합된 전압 레귤레이터 수단 중 대응하는 것이 포스트-실리콘 핫 스폿 상관 정보에 적어도 부분적으로 기초하여 디스에이블될 것을 표시하는 프로세서.
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